中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

48 records (took 0.014 seconds)

    PROVIDING COHERENT MERGING OF COMMITTED STORE QUEUE ENTRIES IN UNORDERED STORE QUEUES OF BLOCK-BASED COMPUTER PROCESSORS
    1.
    发明申请
    PROVIDING COHERENT MERGING OF COMMITTED STORE QUEUE ENTRIES IN UNORDERED STORE QUEUES OF BLOCK-BASED COMPUTER PROCESSORS 审中-公开
    在基于块的计算机处理器的不相关存储区域中提供承诺的存储队列的相关协调

    公开(公告)号：WO2017053113A1

    公开(公告)日：2017-03-30

    申请号：PCT/US2016/051269

    申请日：2016-09-12

    Applicant: QUALCOMM INCORPORATED

    Inventor： WRIGHT, Gregory, Michael

    IPC: G06F9/38 ,  G06F12/0855

    CPC classification number: G06F12/0833 ,  G06F9/3834 ,  G06F9/3855 ,  G06F12/0855 ,  G06F12/12 ,  G06F12/123 ,  G06F12/128 ,  G06F2212/621 ,  G06F2212/69 ,  G06F2212/70

    Abstract: Providing coherent merging of committed store queue entries in unordered store queues of block-based computer processors is disclosed. In one aspect, a block-based computer processor provides a merging logic circuit communicatively coupled to an unordered store queue and cache memory.The merging logic circuit is configured to select a first store queue entry in the unordered store queue, and read its memory address, an age indicator, and a data value.The age indicator and the data value are stored in merged data bytes within a merged data buffer.The merging logic circuit then locates a remaining store queue entry having a memory address identical to the first selected store queue entry, and reads its age indicator and data value.Based on the age indicator and one or more age indicators of the merged data bytes within the merged data buffer, the data value is merged into the merged data buffer.

    Abstract translation: 公开了在基于块的计算机处理器的无序存储队列中提供存储队列条目的连贯合并。 一方面，基于块的计算机处理器提供通信地耦合到无序存储队列和高速缓冲存储器的合并逻辑电路。合并逻辑电路被配置为选择无序存储队列中的第一存储队列条目，并读取其存储器地址 ，年龄指示符和数据值。年龄指示符和数据值被存储在合并的数据缓冲器内的合并数据字节中。合并逻辑电路然后定位具有与第一所选存储相同的存储器地址的剩余存储队列条目 队列输入，并读取其年龄指标和数据值。根据合并数据缓冲区中合并数据字节的年龄指标和一个或多个年龄指标，将数据值合并到合并的数据缓冲区中。

    CACHING METHODOLOGY FOR DYNAMIC SEMANTIC TABLES
    2.
    发明申请
    CACHING METHODOLOGY FOR DYNAMIC SEMANTIC TABLES 审中-公开
    动态表达式的缓存方法

    公开(公告)号：WO2016046667A1

    公开(公告)日：2016-03-31

    申请号：PCT/IB2015/056633

    申请日：2015-09-01

    Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  IBM (CHINA) INVESTMENT COMPANY LIMITED

    Inventor： JOHNSON, Sandra ,  MILLER, Grant, Douglas

    IPC: G06F17/30

    CPC classification number: G06F12/0833 ,  G06F12/0871 ,  G06F12/128 ,  G06F17/30613 ,  G06F17/30902 ,  G06F2212/62 ,  G06F2212/69

    Abstract: A method for caching includes determining a degree of relatedness for a database entry stored in a concept table (602). The concept table is stored in cache. The degree of relatedness is based on a comparison between a concept of data of the database entry and a concept of the concept table. The method includes determining an amount of data usage for the database entry where the data usage includes an amount of usage of the database entry while in cache (604). The method includes determining a cache flushing rating for the database entry (606). The cache flushing rating is determined from the degree of relatedness of the database entry and the amount of data usage of the database entry. The method includes flushing the database entry from the cache in response to the cache flushing rating of the database entry being below a cache flush threshold (610).

    Abstract translation: 一种用于缓存的方法包括确定存储在概念表（602）中的数据库条目的相关性程度。 概念表存储在缓存中。 相关性的程度是基于数据库条目的数据概念与概念表的概念之间的比较。 该方法包括确定数据库条目的数据使用量，其中数据使用包括在缓存中的数据库条目的使用量（604）。 该方法包括确定数据库条目的高速缓存冲刷等级（606）。 缓存冲刷等级根据数据库条目的相关度和数据库条目的数据使用量确定。 该方法包括响应于数据库条目的高速缓存刷新评级低于高速缓存刷新阈值（610）来从缓存刷新数据库条目。

    NON-VOLATILE MEMORY WRITE MECHANISM
    3.
    发明申请
    NON-VOLATILE MEMORY WRITE MECHANISM 审中-公开
    非易失性存储器写入机制

    公开(公告)号：WO2014117328A1

    公开(公告)日：2014-08-07

    申请号：PCT/CN2013/071104

    申请日：2013-01-30

    Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P. ,  YU, XinLai ,  LEE, PingChung, Terry

    Inventor： YU, XinLai ,  LEE, PingChung, Terry

    IPC: G06F12/00

    CPC classification number: G06F12/0891 ,  G06F3/0619 ,  G06F3/0656 ,  G06F3/0679 ,  G06F8/65 ,  G06F12/0246 ,  G06F2212/1032 ,  G06F2212/202 ,  G06F2212/69 ,  G06F2212/7205

    Abstract: A system includes a memory buffer to cache a non-volatile memory. The non-volatile memory stores a plurality of valid and obsolete variables in a plurality of valid and obsolete regions, respectively. The system further includes a journal region to track movement of valid variables and valid regions within the memory buffer utilizing alternating pairs of structure pointers to indicate at least portions of the plurality of valid and obsolete regions indicative of from where and to where the valid variables move during a write event.

    Abstract translation: 系统包括用于缓存非易失性存储器的存储器缓冲器。 非易失性存储器分别在多个有效和过时的区域中存储多个有效和过时的变量。 该系统还包括一个日志区域，用于跟踪存储器缓冲器内的有效变量和有效区域的移动，利用交替的结构指针对来指示多个有效和过时区域中的至少部分，指示从何处以及有效变量移动到何处 在写事件期间。

    一种CC-NUMA系统中节点的错误目录的处理方法和节点
    6.
    发明申请
    一种CC-NUMA系统中节点的错误目录的处理方法和节点 审中-公开

    公开(公告)号：WO2015196941A1

    公开(公告)日：2015-12-30

    申请号：PCT/CN2015/081576

    申请日：2015-06-16

    Applicant: 华为技术有限公司

    Inventor： 程永波

    IPC: G06F17/30 ,  G06F12/08

    CPC classification number: G06F12/128 ,  G06F11/10 ,  G06F11/1048 ,  G06F12/0813 ,  G06F12/0826 ,  G06F12/0828 ,  G06F12/121 ,  G06F2212/2542 ,  G06F2212/62 ,  G06F2212/69

    Abstract: 提供一种缓存一致性-非对称存储器访问CC-NUMA系统中节点（01）的错误目录的处理方法和节点（01），涉及计算机技术领域，能够在不进行CC-NUMA系统复位的情况下，清除目录存储器（012）存在的错误比特，有效地降低CC-NUMA系统中目录存储器（012）的错误比特累积导致该系统宕机的可能性。该错误目录的处理方法为：在节点（01）的目录存储器（012）中存储的目录的可纠正错误的比特的数量大于预设阈值时，控制CC-NUMA系统中所有处理器（013）将对应的缓存中的脏数据回写至相应的主存（014）后再清除，和将对应的缓存中的清洁数据直接进行清除（101），而后，控制CC-NUMA系统进入静默状态（102），对目录存储器（012）中存储的记录进行清零，并且在清零完成后，控制CC-NUMA系统退出静默状态（103）。

    SOFTWARE CRYPTOPROCESSOR
    7.
    发明申请
    SOFTWARE CRYPTOPROCESSOR 审中-公开
    软件CRYPTOPROCESSOR

    公开(公告)号：WO2013040241A1

    公开(公告)日：2013-03-21

    申请号：PCT/US2012/055210

    申请日：2012-09-13

    Applicant: PRIVATECORE, INC. ,  HOROVITZ, Oded ,  WEIS, Stephen A. ,  WALDSPURGER, Carl A. ,  RIIHAN, Sahil

    Inventor： HOROVITZ, Oded ,  WEIS, Stephen A. ,  WALDSPURGER, Carl A. ,  RIIHAN, Sahil

    IPC: G06F21/00

    CPC classification number: G06F12/1408 ,  G06F12/0802 ,  G06F12/0833 ,  G06F12/0888 ,  G06F12/128 ,  G06F21/57 ,  G06F2212/1052 ,  G06F2212/621 ,  G06F2212/69

    Abstract: Security of information - both code and data - stored in a computer's system memory is provided by an agent (5100) loaded into and at run time resident in a CPU cache (5000). Memory writes from the CPU (1000) are encrypted by the agent before writing and reads into the CPU are decrypted by the agent before they reach the CPU. The cache-resident agent also optionally validates the encrypted information stored in the system memory. Support for I/O devices (6700) and cache protection from unsafe DMA of the cache by devices is also provided.

    Abstract translation: 存储在计算机系统存储器中的信息的安全性（包括代码和数据）由加载到驻留在CPU高速缓冲存储器（5000）中的运行时间的代理（5100）提供。 来自CPU（1000）的存储器写入在写入之前由代理进行加密，并且读取到CPU将在代理到达CPU之前被解密。 缓存驻留代理还可选地验证存储在系统存储器中的加密信息。 还提供对I / O设备（6700）的支持以及缓存中不安全DMA缓存的设备缓存保护。

Patent Agency Ranking