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    NVRAM CACHING AND LOGGING IN A STORAGE SYSTEM
    1.
    发明申请
    NVRAM CACHING AND LOGGING IN A STORAGE SYSTEM 审中-公开
    NVRAM在存储系统中的缓存和记录

    公开(公告)号：WO2015105671A1

    公开(公告)日：2015-07-16

    申请号：PCT/US2014/071581

    申请日：2014-12-19

    Applicant: NETAPP, INC.

    Inventor： KIMMEL, Jeffrey S.

    IPC: G06F12/08 ,  G06F3/06

    CPC classification number: G06F12/0246 ,  G06F3/0614 ,  G06F3/0655 ,  G06F3/0679 ,  G06F3/0688 ,  G06F11/2094 ,  G06F12/0802 ,  G06F12/0804 ,  G06F12/0815 ,  G06F12/0866 ,  G06F12/0891 ,  G06F12/0893 ,  G06F12/0895 ,  G06F2212/1032 ,  G06F2212/214 ,  G06F2212/221 ,  G06F2212/222 ,  G06F2212/2228

    Abstract: Non-volatile random access memory (NVRAM) caching and logging may be configured to deliver low latency acknowledgements of input/output (I/O) requests, such as write requests, while avoiding loss of data associated with the requests that may occur as a result of power failures. Write data associated with one or more write requests may be received at a node of a cluster. The write data may be stored in a portion of an NVRAM configured as, e.g., a persistent write-back cache of the node, while parameters of the request may be stored in another portion of the NVRAM configured as one or more logs, e.g., NVLogs. The write data may be organized into separate variable length blocks or extents and "written back" out-of-order from the write back cache to storage devices, such as solid state drives (SSDs). The write data may be preserved in the write-back cache until each extent is safely and successfully stored on SSD (i.e., in the event of power loss), or operations associated with the write request are sufficiently logged on NVLog, to thereby provide efficient recovery when attempting to restore the write data preserved in the cache to the SSDs.

    Abstract translation: 可以将非易失性随机存取存储器（NVRAM）高速缓存和记录配置为提供输入/输出（I / O）请求（例如写入请求）的低延迟确认，同时避免与可能发生的请求相关联的数据丢失 电源故障的结果。 与一个或多个写入请求相关联的写入数据可以在集群的节点处被接收。 写入数据可以存储在被配置为例如节点的持久回写缓存的NVRAM的一部分中，而请求的参数可以存储在被配置为一个或多个日志的NVRAM的另一部分中，例如， NVLogs。 写数据可以被组织成单独的可变长度块或扩展区，并且从写回高速缓存“无回写”到诸如固态驱动器（SSD）的存储设备。 写入数据可以保留在回写缓存中，直到每个区段安全地并且成功地存储在SSD上（即，在电力丢失的情况下），或者与写入请求相关联的操作被充分地记录在NVLog上，从而提供有效的 在尝试将缓存中保留的写入数据恢复到SSD时恢复。

    AGGREGATION OF WRITE TRAFFIC TO A DATA STORE
    2.
    发明申请
    AGGREGATION OF WRITE TRAFFIC TO A DATA STORE 审中-公开
    将数据存储的写入流量集中到数据存储

    公开(公告)号：WO2010033365A1

    公开(公告)日：2010-03-25

    申请号：PCT/US2009/055198

    申请日：2009-08-27

    Applicant: MICROSOFT CORPORATION

    Inventor： CONG, Shi ,  BRENDER, Scott ,  MEHRA, Karan ,  MOSS, Darren G. ,  TIPTON, William R. ,  VERMA, Surendra

    IPC: G06F9/06 ,  G06F12/00

    CPC classification number: G06F12/121 ,  G06F3/0611 ,  G06F3/0656 ,  G06F3/0673 ,  G06F11/1435 ,  G06F11/1471 ,  G06F12/0638 ,  G06F2212/2022 ,  G06F2212/205 ,  G06F2212/221 ,  G06F2212/2228 ,  G11C7/1006

    Abstract: A method and a processing device are provided for sequentially aggregating data to a write log included in a volume of a random-access medium. When data of a received write request is determined to be suitable for sequentially aggregating to a write log, the data may be written to the write log and a remapping tree, for mapping originally intended destinations on the random-access medium to one or more corresponding entries in the write log, may be maintained and updated. At time periods, a checkpoint may be written to the write log. The checkpoint may include information describing entries of the write log. One or more of the checkpoints may be used to recover the write log, at least partially, after a dirty shutdown. Entries of the write log may be drained to respective originally intended destinations upon an occurrence of one of a number of conditions.

    Abstract translation: 提供了一种方法和处理装置，用于将数据顺序地聚合到包括在随机存取介质的卷中的写入日志。 当接收到的写入请求的数据被确定为适合于顺序聚合到写入日志时，数据可被写入写入日志和重新映射树，用于将随机访问介质上的原始目的地映射到一个或多个对应的 写入日志中的条目可以被维护和更新。 在时间段，检查点可能被写入写日志。 检查点可以包括描述写入日志的条目的信息。 一个或多个检查点可用于在脏关闭后至少部分恢复写入日志。 在发生多个条件之一时，写入日志的条目可以被排放到相应的原始目的地。

    LOGICAL TO PHYSICAL ADDRESS MAPPING IN STORAGE SYSTEMS COMPRISING SOLID STATE MEMORY DEVICES
    3.
    发明申请
    LOGICAL TO PHYSICAL ADDRESS MAPPING IN STORAGE SYSTEMS COMPRISING SOLID STATE MEMORY DEVICES 审中-公开
    包含固态存储器件的存储系统中的逻辑到物理地址映射

    公开(公告)号：WO2012014140A3

    公开(公告)日：2012-03-22

    申请号：PCT/IB2011053299

    申请日：2011-07-25

    Applicant: IBM ,  BUX WERNER ,  HAAS ROBERT ,  HU XIAOYU ,  PLETKA ROMAN A

    Inventor： BUX WERNER ,  HAAS ROBERT ,  HU XIAOYU ,  PLETKA ROMAN A

    IPC: G06F12/02 ,  G06F12/08 ,  G06F12/10

    CPC classification number: G06F12/0246 ,  G06F12/0848 ,  G06F12/0866 ,  G06F2212/214 ,  G06F2212/221 ,  G06F2212/222 ,  G06F2212/466 ,  G06F2212/7201

    Abstract: The present idea provides a high read and write performance from/to a solid state memory device. The main memory (31) of the controller (1) is not blocked by a complete address mapping table covering the entire memory device (2). Instead such table is stored in the memory device (2) itself, and only selected portions of address mapping information are buffered in the main memory (31) in a read cache (311) and a write cache (312). A separation of the read cache (311) from the write cache (312) enables an address mapping entry being evictable from the read cache (311) without the need to update the related flash memory page storing such entry in the flash memory device (2). By this design, the read cache (311) may advantageously be stored on a DRAM even without power down protection, while the write cache (312) may preferably be implemented in nonvolatile or other fail-safe memory. This leads to a reduction of the overall provisioning of nonvolatile or fail-safe memory and to an improved scalability and performance.

    Abstract translation: 目前的想法提供了对固态存储器设备的高读写性能。 控制器（1）的主存储器（31）不被覆盖整个存储器设备（2）的完整地址映射表阻塞。 相反，这样的表被存储在存储器设备（2）本身中，并且只有地址映射信息的所选部分被缓存在读取高速缓存（311）和写入高速缓存（312）中的主存储器（31）中。 读取高速缓存（311）与写入高速缓存（312）的分离使得地址映射条目能够从读取高速缓存（311）中逐出，而不需要更新在闪存器件（2）中存储这样的条目的相关的闪存页面 ）。 通过这种设计，即使没有断电保护，读取高速缓存（311）也可以有利地存储在DRAM上，而写入高速缓存（312）可以优选地在非易失性或其他故障安全存储器中实现。 这导致非易失性存储器或故障安全存储器的整体配置减少并且可扩展性和性能得到改善。

    VIRTUAL AUTOMATED CARTRIDGE SYSTEM
    4.
    发明申请
    VIRTUAL AUTOMATED CARTRIDGE SYSTEM 审中-公开
    虚拟自动化系统

    公开(公告)号：WO00002139A1

    公开(公告)日：2000-01-13

    申请号：PCT/US1999/014929

    申请日：1999-07-01

    IPC: G06F3/06 ,  G06F12/08 ,  G06Q10/10 ,  G11C5/00 ,  G06F17/00 ,  G06F12/00

    CPC classification number: G06F12/0873 ,  G06F3/0605 ,  G06F3/0607 ,  G06F3/0613 ,  G06F3/0617 ,  G06F3/0656 ,  G06F3/0664 ,  G06F3/0686 ,  G06F12/084 ,  G06F12/0866 ,  G06F2212/211 ,  G06F2212/213 ,  G06F2212/221 ,  G06F2212/224 ,  G06Q10/10 ,  Y10S707/99953 ,  Y10S707/99957

    Abstract: The present invention provides a virtual automated cartridge system (ACS) (10) and data storage device management method which incorporates a temporary data buffer arrangement (32) between multiple user systems (12, 14) and conventional physical data storage devices (24, 26, 28, 30). The temporary data buffer arrangement (32) emulates a compatible physical data storage device when accessed by each of the user systems, but allows simultaneous allocation of different users to access to read and write data to the temporary data buffer. A control processor automatically transfers data stored in the temporary data buffer arrangement (32) to one of the physical data storage devices when allocation to a user has ended.

    Abstract translation: 本发明提供一种在多个用户系统（12,14）和常规物理数据存储设备（24,26）之间并入临时数据缓冲器装置（32）的虚拟自动化盒式系统（ACS）（10）和数据存储设备管理方法， ，28,30）。 当由每个用户系统访问时，临时数据缓冲器装置（32）模拟兼容物理数据存储装置，但允许不同用户同时分配访问临时数据缓冲器的数据读取和写入数据。 当对用户的分配已经结束时，控制处理器将存储在临时数据缓冲器装置（32）中的数据自动传送到物理数据存储装置之一。

    DIAGNOSTIC APPARATUS, CONTROL UNIT, INTEGRATED CIRCUIT, VEHICLE AND METHOD OF RECORDING DIAGNOSTIC DATA
    5.
    发明申请
    DIAGNOSTIC APPARATUS, CONTROL UNIT, INTEGRATED CIRCUIT, VEHICLE AND METHOD OF RECORDING DIAGNOSTIC DATA 审中-公开
    诊断装置，控制单元，集成电路，车辆和记录诊断数据的方法

    公开(公告)号：WO2014203028A1

    公开(公告)日：2014-12-24

    申请号：PCT/IB2013/054956

    申请日：2013-06-17

    Applicant: FREESCALE SEMICONDUCTOR, INC. ,  ROETTGERMANN, Clemens ,  MOELLER, Dirk

    Inventor： ROETTGERMANN, Clemens ,  MOELLER, Dirk

    IPC: G06F11/30 ,  G06F11/34

    CPC classification number: G06F12/0802 ,  G06F3/0604 ,  G06F3/0647 ,  G06F3/065 ,  G06F3/0653 ,  G06F3/0685 ,  G06F11/0739 ,  G06F11/0778 ,  G06F2212/202 ,  G06F2212/221 ,  G06F2212/60

    Abstract: A diagnostic apparatus (100) comprises a diagnostic data buffer (112) constituting a volatile memory, and a non-volatile memory (120) capable of receiving data from the buffer (112). A data buffer controller (102) is also provided and is operably coupled to the buffer (112) and has an event alert input and a data channel monitoring input for receiving diagnostic data. The buffer (112) receives, when the state of a buffer status memory (116) indicates that the buffer (112) is in an unprotected state, at least part of the diagnostic data received by the controller (102) via the data channel monitoring input to the buffer (112) and the controller (102) sets the state of the buffer status memory (116) to indicate the protected state in response to receipt of an event alert received via the event alert input. A controller (124) monitors the buffer status memory (116) and copies a portion of the buffer (112) to the non-volatile memory (120) in response to the buffer status memory (116) being set to be indicative of the protected state.

    Abstract translation: 诊断装置（100）包括构成易失性存储器的诊断数据缓冲器（112）和能够从缓冲器（112）接收数据的非易失性存储器（120）。 还提供数据缓冲器控制器（102）并且可操作地耦合到缓冲器（112）并且具有事件警报输入和用于接收诊断数据的数据通道监视输入。 当缓冲器状态存储器（116）的状态指示缓冲器（112）处于非保护状态时，缓冲器（112）接收由控制器（102）经由数据通道监视接收的诊断数据的至少一部分 响应于接收到经由事件警报输入接收到的事件警报，输入到缓冲器（112）和控制器（102）的缓冲器状态存储器（116）的状态指示受保护状态。 控制器（124）响应于缓冲器状态存储器（116）被设置为指示被保护的缓冲器状态存储器（116）来监视缓冲器状态存储器（116）并将缓冲器（112）的一部分复制到非易失性存储器（120） 州。

    LOGICAL TO PHYSICAL ADDRESS MAPPING IN STORAGE SYSTEMS COMPRISING SOLID STATE MEMORY DEVICES
    6.
    发明申请
    LOGICAL TO PHYSICAL ADDRESS MAPPING IN STORAGE SYSTEMS COMPRISING SOLID STATE MEMORY DEVICES 审中-公开
    在包含固态存储器件的存储系统中逻辑地址映射

    公开(公告)号：WO2012014140A2

    公开(公告)日：2012-02-02

    申请号：PCT/IB2011/053299

    申请日：2011-07-25

    Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  BUX, Werner ,  HAAS, Robert ,  HU, Xiaoyu ,  PLETKA, Roman, A.

    Inventor： BUX, Werner ,  HAAS, Robert ,  HU, Xiaoyu ,  PLETKA, Roman, A.

    IPC: G06F12/02

    CPC classification number: G06F12/0246 ,  G06F12/0848 ,  G06F12/0866 ,  G06F2212/214 ,  G06F2212/221 ,  G06F2212/222 ,  G06F2212/466 ,  G06F2212/7201

    Abstract: The present idea provides a high read and write performance from/to a solid state memory device. The main memory (31) of the controller (1) is not blocked by a complete address mapping table covering the entire memory device (2). Instead such table is stored in the memory device (2) itself, and only selected portions of address mapping information are buffered in the main memory (31) in a read cache (311) and a write cache (312). A separation of the read cache (311) from the write cache (312) enables an address mapping entry being evictable from the read cache (311) without the need to update the related flash memory page storing such entry in the flash memory device (2). By this design, the read cache (311) may advantageously be stored on a DRAM even without power down protection, while the write cache (312) may preferably be implemented in nonvolatile or other fail-safe memory. This leads to a reduction of the overall provisioning of nonvolatile or fail-safe memory and to an improved scalability and performance.

    Abstract translation: 本想法提供了从/到固态存储器件的高读/写性能。 控制器（1）的主存储器（31）不被覆盖整个存储器件（2）的完整地址映射表阻塞。 相反，这样的表被存储在存储器件（2）本身中，并且只有地址映射信息的选择部分被缓存在读取高速缓存（311）和写入高速缓存（312）中的主存储器（31）中。 读取高速缓存（311）与写入高速缓存（312）的分离使得能够从读取的高速缓存（311）中消除地址映射条目，而不需要在闪存设备（2）中更新存储这样的条目的相关闪存页面 ）。 通过该设计，即使没有掉电保护，读高速缓存（311）也可有利地存储在DRAM上，而写高速缓存（312）可优选地被实现在非易失性或其他故障安全存储器中。 这导致了非易失性或故障安全存储器的总体配置的减少以及改进的可扩展性和性能。

    冗長符号を退避するキャッシュメモリ
    8.
    发明申请
    冗長符号を退避するキャッシュメモリ 审中-公开
    高速缓存存储器，其中包含冗余代码

    公开(公告)号：WO2015141821A1

    公开(公告)日：2015-09-24

    申请号：PCT/JP2015/058418

    申请日：2015-03-20

    Applicant: 株式会社 東芝

    Inventor： 池上　一隆 ,  藤田　忍 ,  野口　紘希

    IPC: G06F12/08 ,  G06F12/16

    CPC classification number: G06F11/1064 ,  G06F3/0619 ,  G06F3/064 ,  G06F3/068 ,  G06F12/0811 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/16 ,  G06F2212/1032 ,  G06F2212/221 ,  G06F2212/222 ,  G06F2212/225 ,  G06F2212/403 ,  G06F2212/7207

    Abstract: 【課題】不揮発メモリセルを使用しながらも高速データアクセスができるようにする。 【解決手段】キャッシュメモリは、メインメモリに記憶されたデータまたは記憶されるべきデータの少なくとも一部を記憶する、不揮発メモリセルを有するキャッシュ部と、キャッシュ部に記憶されたデータの冗長符号を記憶可能な、不揮発メモリセルを有する第１冗長符号記憶部と、冗長符号を記憶可能な、揮発メモリセルを有する第２冗長符号記憶部と、を備える。

    Abstract translation: [问题]即使在使用非易失性存储单元时也能够实现高速数据访问。 该缓存存储器具有：具有非易失性存储器单元的高速缓存单元，其存储存储在主存储器中的数据或数据中的至少一部分; 具有非易失性存储单元的第一冗余码存储单元，其能够存储存储在所述高速缓存单元中的数据的冗余码; 以及具有能够存储冗余码的易失性存储单元的第二冗余码存储单元。

    CACHE ARCHITECTURE
    9.
    发明申请
    CACHE ARCHITECTURE 审中-公开
    缓存架构

    公开(公告)号：WO2015187529A1

    公开(公告)日：2015-12-10

    申请号：PCT/US2015/033474

    申请日：2015-06-01

    Applicant: MICRON TECHNOLOGY, INC.

    Inventor： WALKER, Robert M.

    IPC: G06F12/08

    CPC classification number: G06F12/0882 ,  G06F12/0215 ,  G06F12/0844 ,  G06F12/0864 ,  G06F12/0866 ,  G06F12/0893 ,  G06F2212/1021 ,  G06F2212/1024 ,  G06F2212/221 ,  G06F2212/222 ,  G06F2212/3042 ,  G06F2212/305 ,  Y02D10/13

    Abstract: The present disclosure includes apparatuses and methods for a cache architecture. An example apparatus that includes a cache architecture according to the present disclosure can include an array of memory cells configured to store multiple cache entries per page of memory cells; and sense circuitry configured to determine whether cache data corresponding to a request from a cache controller is located at a location in the array corresponding to the request, and return a response to the cache controller indicating whether cache data is located at the location in the array corresponding to the request.

    Abstract translation: 本公开包括用于缓存架构的装置和方法。 包括根据本公开的高速缓存架构的示例性设备可以包括被配置为存储每页存储器单元的多个高速缓存条目的存储器单元的阵列; 以及感测电路，被配置为确定与来自高速缓存控制器的请求相对应的高速缓存数据是否位于与所述请求相对应的阵列中的位置，并且向高速缓存控制器返回指示高速缓存数据是否位于阵列中的位置的响应 对应于请求。

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