公开(公告)号：WO2019032455A1

公开(公告)日：2019-02-14

申请号：PCT/US2018/045379

申请日：2018-08-06

Applicant: QUALCOMM INCORPORATED

Inventor： SHIN, Hyunsuk ,  KIM, Jung Pill ,  KIM, Sungryul

IPC: G06F12/0804 ,  G06F12/0891 ,  G11C7/10 ,  G11C11/4063

CPC classification number: G11C11/1673 ,  G06F11/1012 ,  G06F11/1048 ,  G06F12/0895 ,  G06F13/4204 ,  G06F2212/6046 ,  G11C7/1006 ,  G11C11/1655 ,  G11C11/1675 ,  G11C11/4063 ,  G11C13/0069 ,  G11C15/00 ,  G11C15/02 ,  G11C15/046 ,  G11C29/50 ,  G11C2013/0076 ,  G11C2029/0411 ,  H03M13/2906

Abstract: Data bit inversion tracking in cache memory to reduce data bits written for write operations is disclosed. In one aspect, a cache memory including a cache controller and a cache array is provided. The cache array includes one or more cache entries, each of which includes a cache data field and a bit change track field. The cache controller compares a current cache data word to a new data word to be written and stores a bit track change word representing the difference (i.e., inverted bits) between the current cache data word and the new data word in the bit change track field. By using the bit track change word stored in the bit change track field to determine whether fewer bit writes are required to write data in an inverted or a non-inverted form, power consumption can be reduced for write operations through reduced bit write operations.

公开(公告)号：WO2018002576A1

公开(公告)日：2018-01-04

申请号：PCT/GB2017/051559

申请日：2017-05-31

Applicant: ARM LTD

Inventor： SAIDI, Ali ,  SUDAN, Kshitij ,  RUSHING, Andrew Joseph ,  HANSSON, Andreas ,  FILIPPO, Michael

IPC: G06F12/0868

CPC classification number: G06F12/0871 ,  G06F12/0868 ,  G06F12/0873 ,  G06F12/0895 ,  G06F2212/305 ,  G06F2212/401 ,  G06F2212/466

Abstract: Cache line data and metadata are compressed and stored in first and, optionally, second memory regions, the metadata including an address tag When the compressed data fit entirely within a primary block in the first memory region, both data and metadata are retrieved in a single memory access. Otherwise, overflow data is stored in an overflow block in the second memory region. The first and second memory regions may be located in the same row of a DRAM, for example, or in different regions of a DRAM and may be configured to enable standard DRAM components to be used. Compression and decompression logic circuits may be included in a memory controller.

Abstract translation: 高速缓存行数据和元数据被压缩并存储在第一存储区域和可选的第二存储区域中，所述元数据包括地址标记。当压缩数据完全适合于第一存储区域中的主块时， 数据和元数据在单个存储器访问中被检索。 否则，溢出数据存储在第二个存储区的溢出块中。 第一和第二存储区域可以位于例如DRAM的同一行中，或者位于DRAM的不同区域中，并且可以被配置为使得能够使用标准DRAM组件。 压缩和解压缩逻辑电路可能包含在内存控制器中。

公开(公告)号：WO2017134224A1

公开(公告)日：2017-08-10

申请号：PCT/EP2017/052383

申请日：2017-02-03

Applicant: SWARM64 AS

Inventor： MARTINEZ DE LA TORRE, Alfonso ,  LILAND, Eivind ,  RICHTER, Thomas

IPC: G06F12/0864 ,  G06F12/0895 ,  G06F12/0897

CPC classification number: G06F12/0864 ,  G06F12/0804 ,  G06F12/0895 ,  G06F12/0897 ,  G06F2212/1028 ,  Y02D10/13

Abstract: A level-'n' cache and method are disclosed. The level-'n' cache method comprises: in response to a data access request identifying an address of a data block to be accessed, interrogating an address cache of the level-'n' cache arranged to store address portions for a sub-set of data blocks stored in a main cache of the level-'n' cache to determine whether a cache hit occurs within the address cache for the address. In this way, providing the address cache which is separate from the main cache, with the address cache storing address portions relating to data blocks stored in the main cache, the amount of data required to be stored in the address cache is reduced, and decouples the size of the address cache from that of the main cache which enables the address cache to be sized independent of the size of the data blocks stored in the main cache. This provides for a cache of addresses which can be significantly smaller, faster and easily locatable with other components of a data processing apparatus, whilst allowing the data to be stored elsewhere in the main cache which can be larger, slower and more remotely-located from the other components of the data processing apparatus.

Abstract translation: 公开了一种级别“n”缓存和方法。 级别“n”高速缓存方法包括：响应于标识要访问的数据块的地址的数据访问请求，询问被设置为存储用于子集的地址部分的级别“n”高速缓存的地址高速缓存 存储在级别“n”高速缓存的主高速缓存中的数据块，以确定地址高速缓存中是否发生高速缓存命中。 以这种方式，提供与主高速缓存分离的地址高速缓存，其中地址高速缓存存储与存储在主高速缓存中的数据块相关的地址部分，减少了需要存储在地址高速缓存中的数据量，并且解耦 地址高速缓存的大小与主高速缓存的地址高速缓存的大小相关，这使得地址高速缓存的大小可以独立于主高速缓存中存储的数据块的大小。 这提供了可以与数据处理装置的其他组件相比更小，更快和容易定位的地址缓存，同时允许将数据存储在主缓存中的其他地方，该缓存可以更大，更慢和更远距离定位 数据处理设备的其他组件。

公开(公告)号：WO2017081593A1

公开(公告)日：2017-05-18

申请号：PCT/IB2016/056677

申请日：2016-11-07

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  IBM (CHINA) INVESTMENT COMPANY LIMITED

Inventor： GALBRAITH, Robert ,  MOERTL, Daniel ,  GERHARD, Adrian ,  EDWARDS, Joseph ,  WECKWERTH, Rick ,  BAKKE, Brian ,  RADHAKRISHNAN, Gowrisankar

IPC: G06F12/0802

CPC classification number: G06F12/0895 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/0665 ,  G06F3/0689 ,  G06F12/0806 ,  G06F12/0868 ,  G06F12/0891 ,  G06F12/0893 ,  G06F12/12 ,  G06F12/122 ,  G06F12/123 ,  G06F12/128 ,  G06F13/28 ,  G06F13/4022 ,  G06F13/4282 ,  G06F2212/222 ,  G06F2212/604 ,  G06F2212/6042 ,  G06F2212/621 ,  G06F2212/69

Abstract: A method and controller for implementing enhanced storage adapter write cache management, and a design structure on which the subject controller circuit resides are provided. The controller includes a hardware write cache engine implementing hardware acceleration for storage write cache management. The controller manages write cache data and metadata with minimum or no firmware involvement for greatly enhancing performance.

Abstract translation: 提供了用于实现增强型存储适配器写入高速缓存管理的方法和控制器，以及主体控制器电路驻留的设计结构。 该控制器包括一个硬件写缓存引擎，实现用于存储写缓存管理的硬件加速。 该控制器管理写入缓存数据和元数据时只需很少或没有固件参与，大大提高了性能。

公开(公告)号：WO2016107182A1

公开(公告)日：2016-07-07

申请号：PCT/CN2015/086526

申请日：2015-08-10

Applicant: 华为技术有限公司

Inventor： 信恒超

IPC: G06F12/08

CPC classification number: G06F12/0862 ,  G06F12/08 ,  G06F12/0855 ,  G06F12/0864 ,  G06F12/0875 ,  G06F12/0895 ,  G06F12/126 ,  G06F2212/1016 ,  G06F2212/6022

Abstract: 一种多路组相联的高速缓冲存储器及其处理方法。包括：M条流水线、控制器(34)和数据存储器(35)，任一流水线包括仲裁电路(31)、标签存储器(32)和判断电路(33)；仲裁电路(31)在第N时刻接收至少一个查询请求，从至少一个查询请求中确定出第一查询请求；标签存储器(32)根据第一索引地址，对自身存储的标签信息进行查询，以获取与第一索引地址对应的至少一个目标标签地址；判断电路(33)判断至少一个目标标签地址中是否存在与第一标签地址相匹配的地址；当不存在与第一标签地址相匹配的地址时，控制器(34)将第一查询请求发给下一级设备或其它流水线处理；每条流水线的标签存储器(32)的标签信息各不相同且M条流水线各自的标签存储器(32)的标签信息为高速缓冲存储器的标签信息的子集。

公开(公告)号：WO2016085642A1

公开(公告)日：2016-06-02

申请号：PCT/US2015/059685

申请日：2015-11-09

Applicant: QUALCOMM INCORPORATED

Inventor： HOWER, Derek, Robert ,  CAIN, III, Harold, Wade

IPC: G06F12/08 ,  G06F11/34

CPC classification number: G06F12/084 ,  G06F11/3037 ,  G06F11/3433 ,  G06F11/3466 ,  G06F11/3471 ,  G06F11/348 ,  G06F12/0846 ,  G06F12/0848 ,  G06F12/0864 ,  G06F12/0895 ,  G06F2201/88 ,  G06F2201/885 ,  G06F2212/1016 ,  G06F2212/1044 ,  G06F2212/2112 ,  G06F2212/282 ,  G06F2212/314 ,  Y02D10/13

Abstract: Generating approximate usage measurements for shared cache memory systems is disclosed. In one aspect, a cache memory system is provided. The cache memory system comprises a shared cache memory system. A subset of the shared cache memory system comprises a Quality of Service identifier (QoSID) tracking tag configured to store a QoSID tracking indicator for a QoS class. The shared cache memory system further comprises a cache controller configured to receive a memory access request comprising a QoSID, and is configured to access a cache line corresponding to the memory access request. The cache controller is also configured to determine whether the QoSID of the memory access request corresponds to a cache line assigned to the QoSID. If so, the cache controller is additionally configured to update the QoSID tracking tag.

Abstract translation: 公开了为共享高速缓冲存储器系统生成近似使用测量值。 一方面，提供一种高速缓冲存储器系统。 高速缓冲存储器系统包括共享高速缓冲存储器系统。 共享高速缓冲存储器系统的子集包括服务质量标识符（QoSID）跟踪标签，其被配置为存储用于QoS类别的QoSID跟踪指示符。 共享高速缓冲存储器系统还包括高速缓存控制器，其被配置为接收包括QoSID的存储器访问请求，并且被配置为访问对应于存储器访问请求的高速缓存行。 高速缓存控制器还被配置为确定存储器访问请求的QoSID是否对应于分配给QoSID的高速缓存行。 如果是这样，高速缓存控制器被配置为更新QoSID跟踪标签。

公开(公告)号：WO2015148026A1

公开(公告)日：2015-10-01

申请号：PCT/US2015/017125

申请日：2015-02-23

Applicant: INTEL CORPORATION

Inventor： ROLAN, Dyer ,  HYUSEINOVA, Nevin ,  CUESTA, Blas A. ,  CAI, Qiong

IPC: G06F12/08

CPC classification number: G06F12/0833 ,  G06F12/0811 ,  G06F12/0846 ,  G06F12/0864 ,  G06F12/0871 ,  G06F12/0895 ,  G06F12/0897 ,  G06F12/122 ,  G06F12/123 ,  G06F12/126 ,  G06F2212/1024 ,  G06F2212/1044 ,  G06F2212/502 ,  G06F2212/604 ,  G06F2212/62

Abstract: Techniques and mechanism to provide a cache of cache tags in determining an access to cached data. In an embodiment, a tag storage stores a first set including tags associated with respective data locations of a cache memory. A cache of cache tags stores a subset of tags stored by the tag storage. Where a tag of the first set is to be stored to the cache of cache tags, all tags of the first set are stored to the first portion. In another embodiment, any storage of tags of the first set to the cache of cache tags includes storage of the tags of the first set to only a first portion of the cache of cache tags. A replacement table is maintained for use in evicting or replacing cached tags based on an indicated level of activity for a set of the cache of cache tags.

Abstract translation: 在确定对缓存数据的访问时提供高速缓存标签缓存的技术和机制。 在一个实施例中，标签存储存储包括与高速缓冲存储器的相应数据位置相关联的标签的第一集合。 高速缓存标签的缓存存储标签存储器存储的标签的子集。 在将第一组的标签存储到高速缓存标签的高速缓存中的情况下，将第一组的所有标签存储到第一部分。 在另一个实施例中，将第一集合的标签的任何存储器存储到高速缓存标签的高速缓存包括将第一集合的标签仅存储在高速缓存标签的高速缓存的仅第一部分上。 维护一个替换表，用于根据一组高速缓存标签缓存的指定级别的活动逐出或替换高速缓存的标签。

公开(公告)号：WO2015041739A1

公开(公告)日：2015-03-26

申请号：PCT/US2014/045625

申请日：2014-07-07

Applicant: GOOGLE INC.

Inventor： DALY, Fergal, Michael

IPC: G06F12/08 ,  G06F3/06

CPC classification number: G06F12/0871 ,  G06F12/0895 ,  G06F12/12

Abstract: Disclosed are cache management apparatus and methods. A mobile device can include a global cache manager (GCM), a processor, and a storage medium. The GCM can manage a cache for an application of the mobile device. The storage medium can store instructions that, upon the processor's execution, cause the mobile device to perform functions. The functions can include: receiving an indication of a triggering event related to memory allocated for the application; the GCM responsively determining an amount of memory allocated to the application; the GCM determining whether a memory limit for the application is within a threshold amount of being exceeded by the amount of memory allocated to the application; and responsive to determining that the memory limit for the application is within the threshold amount of being exceeded, instructing the application to cease utilization of a portion of memory allocated to the cache.

Abstract translation: 公开了缓存管理装置和方法。 移动设备可以包括全局高速缓存管理器（GCM），处理器和存储介质。 GCM可以管理移动设备应用程序的缓存。 存储介质可以存储在处理器执行时使得移动设备执行功能的指令。 这些功能可以包括：接收与为应用分配的存储器相关的触发事件的指示; GCM响应地确定分配给应用的内存量; GCM确定应用程序的存储器限制是否超出分配给应用程序的存储器量的阈值量; 并且响应于确定所述应用的所述存储器限制在超过所述阈值量之内，指示所述应用停止对分配给所述高速缓存的存储器的一部分的使用。

公开(公告)号：WO2014090066A1

公开(公告)日：2014-06-19

申请号：PCT/CN2013/087004

申请日：2013-11-13

Applicant: 东南大学

Inventor： 曹鹏 ,  刘波 ,  齐志 ,  杨锦江 ,  杨军 ,  时龙兴

IPC: G06F9/44

CPC classification number: G06F12/0646 ,  G06F12/0811 ,  G06F12/0895 ,  G06F17/5054 ,  G06F2212/283 ,  G06F2212/601

Abstract: 本发明公开了一种用于实现可重构系统配置信息存储的缓存结构，包括层次化的配置信息缓存单元：用于缓存一段时间内可能被某个或某几个可重构阵列使用的配置信息；片外存储接口模块：用于建立通信；配置管理单元：用于管理可重构阵列的重构过程，将算法应用中的各个子任务映射到某个可重构阵列上，从而可重构阵列会根据所映射的子任务，加载相应的配置信息以完成可重构阵列的功能重构。从而提高了配置信息缓存的利用效率。并提供了可重构系统配置信息缓存管理的方法，采用混合优先级的缓存更新方法，改变了传统的可重构系统中各个配置信息缓存的管理方式，从而提高了复杂的可重构系统的动态重构效率。

公开(公告)号：WO2013175909A1

公开(公告)日：2013-11-28

申请号：PCT/JP2013/061552

申请日：2013-04-18

Applicant: クラリオン株式会社

Inventor： 関口　隆昭 ,  永井　靖 ,  長船　辰昭 ,  福永　良一 ,  大久保　貴博 ,  今井　大貴

IPC: G06F12/00

CPC classification number: H03M7/30 ,  G06F12/0864 ,  G06F12/0871 ,  G06F12/0895 ,  G06F12/126 ,  G06F17/30315 ,  G06F2212/1016 ,  G06F2212/401 ,  G06F2212/465 ,  H03M7/40 ,  H03M7/46

Abstract: 　データ圧縮装置は、固定長レコードの並びを列方向に圧縮する際、データ解凍装置のキャッシュメモリ容量やアプリケーションソフトが使用可能な主記憶装置の容量等、解凍装置側の性能と１レコードのサイズから１回の列方向圧縮で処理する行数を算出することにより、解凍装置の性能に合わせたデータ圧縮を行う。これにより、多数の固定長レコードの並びを含む大容量データの圧縮率を向上しつつ、解凍性能を向上させる。

Abstract translation: 当在柱状方向上压缩固定长度记录的排列时，数据压缩装置通过从解压装置侧的性能计算一列柱状压缩处理的行数来执行与数据解压缩装置的性能一致的数据压缩 ，例如解压缩装置的存储器高速缓存容量或可由应用使用的主存储设备的容量以及一个记录的大小。 因此，在提高包括多个固定长度记录的对齐的大量数据的压缩比的同时，提高了解压缩性能。