公开(公告)号：WO2015167690A1

公开(公告)日：2015-11-05

申请号：PCT/US2015/021804

申请日：2015-03-20

Applicant: QUALCOMM INCORPORATED

Inventor： KIM, Jung Pill ,  KIM, Taehyun ,  KIM, Sungryul ,  DONG, Xiangyu

IPC: G11C7/08 ,  G11C7/06 ,  G11C7/10

CPC classification number: G11C29/026 ,  G06F11/106 ,  G06F11/1072 ,  G06F11/1076 ,  G11C7/06 ,  G11C7/08 ,  G11C7/1006 ,  G11C7/1072 ,  G11C11/16 ,  G11C11/1673 ,  G11C13/004 ,  G11C14/0081 ,  G11C14/009 ,  G11C16/26 ,  G11C16/30 ,  G11C29/30 ,  G11C29/52 ,  G11C2029/0411

Abstract: A device includes a plurality of memory cells of a memory array, a sense amplifier of the memory array, and selection logic of the memory array. The sense amplifier is configured to sense at least one data value from at least one memory cell of the plurality of memory cells. The selection logic is configured to select between causing the sense amplifier to sense the at least one data value using a first sensing delay and causing the sense amplifier to sense the at least one data value using a second sensing delay. The second sensing delay is longer than the first sensing delay.

Abstract translation: 一种器件包括存储器阵列的多个存储单元，存储器阵列的读出放大器和存储器阵列的选择逻辑。 感测放大器被配置为感测来自多个存储器单元中的至少一个存储单元的至少一个数据值。 选择逻辑被配置为在使感测放大器使用第一感测延迟来感测至少一个数据值并使得感测放大器使用第二感测延迟来感测至少一个数据值之间进行选择。 第二感测延迟比第一感测延迟更长。

公开(公告)号：WO2015013023A3

公开(公告)日：2015-04-23

申请号：PCT/US2014045689

申请日：2014-07-08

Applicant: QUALCOMM INC

Inventor： KIM JUNG PILL ,  KIM TAEHYUN ,  KIM SUNGRYUL ,  KIM DAEIK D

IPC: G11C29/02

CPC classification number: G01R31/2851 ,  G11C16/28 ,  G11C29/02 ,  G11C29/026 ,  G11C29/028 ,  G11C29/14 ,  G11C29/44 ,  G11C29/46

Abstract: A circuit includes a plurality of transistors responsive to a plurality of latches that store a test code. The circuit further includes a first bit line coupled to a data cell and coupled to a sense amplifier. The circuit also includes a second bit line coupled to a reference cell and coupled to the sense amplifier. A current from a set of the plurality of transistors is applied to the data cell via the first bit line. The set of the plurality of transistors is determined based on the test code. The circuit also includes a test mode reference circuit coupled to the first bit line and to the second bit line.

Abstract translation: 电路包括响应于存储测试码的多个锁存器的多个晶体管。 电路还包括耦合到数据单元并耦合到读出放大器的第一位线。 电路还包括耦合到参考单元并耦合到读出放大器的第二位线。 来自一组多个晶体管的电流经由第一位线被施加到数据单元。 基于测试代码来确定多个晶体管的集合。 电路还包括耦合到第一位线和第二位线的测试模式参考电路。

公开(公告)号：WO2013148357A1

公开(公告)日：2013-10-03

申请号：PCT/US2013/032489

申请日：2013-03-15

Applicant: SILICON STORAGE TECHNOLOGY, INC.

Inventor： ZHOU, Yao ,  QIAN, Xiaozhou ,  YUE, Kai, Man ,  LIN, Guangming

IPC: G11C29/00

CPC classification number: G11C16/26 ,  G11C7/14 ,  G11C16/28 ,  G11C29/021 ,  G11C29/026 ,  G11C29/028

Abstract: A trimmable current reference generator for use in a sense amplifier is disclosed

Abstract translation: 公开了一种用于读出放大器的可调整电流参考发生器

公开(公告)号：WO2011142090A1

公开(公告)日：2011-11-17

申请号：PCT/JP2011/002389

申请日：2011-04-22

Applicant: パナソニック株式会社 ,  黒田直喜

Inventor： 黒田直喜

IPC: G11C11/413 ,  G11C11/41

CPC classification number: G11C11/412 ,  G11C7/14 ,  G11C11/419 ,  G11C29/023 ,  G11C29/026 ,  G11C29/24

Abstract: 　各々第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と当該データ保持回路とビット線とを繋ぐように配置されたトランジスタとによって構成された複数のメモリセル（８）を含むメモリセルアレイブロック（１）と、ビット線に直接又はスイッチを通じて繋がるセンスアンプ（４）と、各々メモリセルの回路構成を有する複数のダミーメモリセル（９，１０）を含むダミーメモリセルアレイ（１１）とを備える。複数のダミーメモリセル（９，１０）は各々少なくとも１つのインバータ回路の構成を持ち、これらインバータ回路の直列接続によって複数のダミーメモリセル（９，１０）が互いに接続され、当該ダミーメモリセルの最終段のインバータ回路の出力信号がセンスアンプ（４）の起動信号となる。

Abstract translation: 公开了一种具有存储单元阵列块（1）的半导体存储装置，该存储单元阵列块（1）包括由数据保持电路构成的多个存储单元（8），数据保持电路被配置为通过第一和第二电路元件和晶体管中的每一个来存储数据 以连接数据保持电路和位线; 读出放大器（4），其直接或通过开关连接到位线; 以及包括具有每个存储单元的电路配置的多个虚拟存储单元（9和10）的虚拟存储单元阵列（11）。 多个虚拟存储单元（9,10）中的每一个具有至少一个逆变器电路结构，并且通过反相器电路的串联连接，多个虚拟存储单元（9和10）彼此连接，由此， 虚拟存储器单元的最后级反相器电路的输出信号变为读出放大器（4）的激活信号。

公开(公告)号：WO2011094454A2

公开(公告)日：2011-08-04

申请号：PCT/US2011022786

申请日：2011-01-27

Applicant: FUSION IO INC ,  STRASSER JOHN ,  FLYNN DAVID ,  FILLINGIM JEREMY ,  WOOD ROBERT

Inventor： STRASSER JOHN ,  FLYNN DAVID ,  FILLINGIM JEREMY ,  WOOD ROBERT

IPC: G06F13/00

CPC classification number: G11C16/28 ,  G11C29/02 ,  G11C29/026 ,  G11C29/028 ,  G11C29/42

Abstract: An apparatus, system, and method are disclosed for determining a read voltage threshold 662 for solid-state storage media 110. A data set read module 402 reads a data set from storage cells of solid-state storage media 110. The data set is originally stored in the storage cells with a known bias. A deviation module 404 determines that a read bias for the data set deviates from the known bias. A direction module 406 determines a direction of deviation for the data set. The direction of deviation is based on a difference between the read bias of the data set and the known bias. An adjustment module 408 adjusts a read voltage threshold 662 for the storage cells of the solid-state storage media 110 based on the direction of deviation.

Abstract translation: 公开了一种用于确定固态存储介质110的读取电压阈值662的设备，系统和方法。数据集读取模块402从固态存储介质110的存储单元读取数据集。数据集原本是 以已知的偏差存储在存储单元中。 偏差模块404确定数据集的读取偏差偏离已知偏差。 方向模块406确定数据集的偏差方向。 偏差的方向基于数据集的读取偏差与已知偏差之间的差异。 调整模块408基于偏差的方向调整固态存储介质110的存储单元的读取电压阈值662。

公开(公告)号：WO2005041108A2

公开(公告)日：2005-05-06

申请号：PCT/IL2004/000983

申请日：2004-10-27

Applicant: SAIFUN SEMICONDUCTORS LTD. ,  COHEN, Guy

Inventor： COHEN, Guy

IPC: G06K

CPC classification number: G11C11/5642 ,  G11C16/04 ,  G11C16/28 ,  G11C16/3436 ,  G11C16/3454 ,  G11C16/3459 ,  G11C29/00 ,  G11C29/026 ,  G11C29/028 ,  G11C29/42 ,  G11C29/52 ,  G11C2029/0409 ,  G11C2211/5634 ,  G11C2211/5644

Abstract: The present invention is a method, circuit and system for determining a reference voltage to be used in reading cells programmed to a given program state. Some embodiments of the present invention relate to a system, method and circuit for establishing a set of operating reference cells to be used in operating (e.g. reading) cells in a NVM block or array. As part of the present invention, at least a subset of cells of the NVM block or array may be read and the number of cells found at a given state associated with the array may be compared to one or more check sum values obtained during programming of the at least a subset of cells. A Read Verify threshold reference voltage associated with the given program state or associated with an adjacent state may be adjusted based on the result of the comparison.

Abstract translation: 本发明是用于确定在读取编程到给定编程状态的单元中使用的参考电压的方法，电路和系统。 本发明的一些实施例涉及用于建立将用于操作（例如读取）NVM块或阵列中的单元的一组操作参考单元的系统，方法和电路。 作为本发明的一部分，可以读取NVM块或阵列的单元的至少一个子集，并且可以将在与该阵列相关联的给定状态下找到的单元的数量与在编程期间获得的一个或多个校验和值进行比较 至少一个小区子集。 可以基于比较结果来调整与给定程序状态相关联或与相邻状态相关联的读取验证阈值参考电压。

公开(公告)号：WO02073658A3

公开(公告)日：2003-04-03

申请号：PCT/IN0200039

申请日：2002-03-11

Applicant: INDIAN INST SCIENT ,  BHAT NAVAKANTA ,  MUKHERJEE SUGATO

Inventor： BHAT NAVAKANTA ,  MUKHERJEE SUGATO

IPC: G11C7/00 ,  G11C7/06 ,  G11C11/4091 ,  G11C11/413 ,  G11C29/50 ,  H01L20060101

CPC classification number: G11C11/4091 ,  G11C7/06 ,  G11C7/065 ,  G11C11/413 ,  G11C29/026 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012 ,  G11C2207/2254

Abstract: A novel technique for the enhancement of yield and speed of semiconductor integrated circuits using post fabrication transistor mismatch compensation circuitry is proposed. The system comprises of sense amplifier SA, multiplexer MUX, delay elements Delay-1, Delay-2, and provision for hardwiring fast and slow circuits during packaging. The sense amplifier firing path is split into slow and fast path and the multiplexer can select one of these paths. The memory circuits are tested after fabrication to assess whether they could be partitioned as slow or fast circuits and accordingly an appropriate path is selected by the multiplexer.

Abstract translation: 提出了一种使用后制造晶体管失配补偿电路提高半导体集成电路的产量和速度的新颖技术。 该系统包括读出放大器SA，多路复用器MUX，延迟元件Delay-1，Delay-2，以及用于在封装期间硬连线快速和慢速电路。 读出放大器触发路径被分成慢速和快速的路径，并且多路复用器可以选择这些路径之一。 存储器电路在制造之后进行测试以评估它们是否可以被分割为慢速或快速电路，并且因此多路复用器选择适当的路径。

公开(公告)号：WO2017136106A1

公开(公告)日：2017-08-10

申请号：PCT/US2017/012756

申请日：2017-01-09

Applicant: QUALCOMM INCORPORATED

Inventor： JUNG, Chulmin ,  AHMED, Fahad ,  YOON, Sei Seung ,  KIM, Keejong

IPC: G11C29/02 ,  G11C29/50 ,  G11C29/14 ,  G11C7/02 ,  G11C11/419

CPC classification number: G11C7/02 ,  G11C5/06 ,  G11C7/00 ,  G11C7/062 ,  G11C7/08 ,  G11C7/10 ,  G11C7/14 ,  G11C11/418 ,  G11C11/419 ,  G11C29/02 ,  G11C29/026 ,  G11C29/14 ,  G11C29/50012

Abstract: A memory includes a memory cell, one bitline coupled to the memory cell, a sense amplifier coupled to the one bitline, a timing circuit configured to enable the sense amplifier during a read operation, a control circuit configured to enable the sense amplifier independent of the timing circuit, and a pull-up circuit configured to pull up the one bitline while the sense amplifier is enabled by the control circuit. The method includes enabling a sense amplifier in a read operation by a timing circuit. The sense amplifier is coupled to at least one bitline, and the at least one bitline is coupled to a memory cell. The method further includes enabling the sense amplifier independent of the timing circuit in a second operation and pulling up the at least one bitline by a pull-up circuit while the sense amplifier is enabled in the second operation.

Abstract translation: 存储器包括存储器单元，耦合到存储器单元的一条位线，耦合到所述一条位线的读出放大器，被配置为在读取操作期间启用读出放大器的定时电路，配置成控制电路 以使读出放大器独立于定时电路;以及上拉电路，被配置为在读出放大器被控制电路使能的同时上拉一个位线。 该方法包括通过定时电路使读出放大器处于读取操作中。 读出放大器耦合到至少一个位线，并且该至少一个位线耦合到存储器单元。 该方法进一步包括在第二操作中使读出放大器独立于定时电路并且在读出放大器在第二操作中被使能的同时通过上拉电路拉起至少一个位线。

公开(公告)号：WO2012029233A1

公开(公告)日：2012-03-08

申请号：PCT/JP2011/004372

申请日：2011-08-02

Applicant: パナソニック株式会社 ,  小池 剛

Inventor： 小池　剛

IPC: G11C11/419 ,  G11C11/41 ,  G11C11/413

CPC classification number: G11C29/026 ,  G11C29/023 ,  G11C29/028

Abstract: 　同時にデータが読み出される複数のローカルビット線（１０２）と、ローカルビット線（１０２）ごとに設けられた複数の電圧変化検出回路（１１２）と、グローバルビット線（１０４）と、ローカルビット線（１０２）のいずれかを選択してグローバルビット線（１０４）に接続する複数のカラム選択回路（１１３）と、グローバルビット線（１０４）に接続されたセンスアンプ（１１４）とを備える。センスアンプ（１１４）は、複数の電圧変化検出回路（１１２）の出力が接続されたセンスアンプ活性化信号（１０５）によって制御されることにより、非選択読み出しデータ線の放電を利用して選択読み出しデータ線の電圧を増幅し、以て高速読み出しを実現する。

Abstract translation: 本发明提供了用于同时读取数据的多个局部位线（102），为每个局部位线（102）提供的多个电压变化检测电路（112），全局位线（104） ），多个列选择电路（113），用于选择局部位线（102）之一并将所选择的局部位线连接到全局位线（104）;以及读出放大器（114），连接到全局位 线（104）。 感测放大器（114）由连接到多个电压变化检测电路（112）的输出的读出放大器激活信号（105）控制，从而利用未被选择的读取数据线的放电来放大 选择读取数据线，从而实现高速读取。

公开(公告)号：WO2010027550A1

公开(公告)日：2010-03-11

申请号：PCT/US2009/048774

申请日：2009-06-26

Applicant: FREESCALE SEMICONDUCTOR INC. ,  BURNETT, James, D. ,  HOEFLER, Alexander, B.

Inventor： BURNETT, James, D. ,  HOEFLER, Alexander, B.

IPC: G11C7/06 ,  G11C7/08 ,  G11C11/413 ,  G11C11/416

CPC classification number: G11C29/02 ,  G11C7/04 ,  G11C7/08 ,  G11C7/14 ,  G11C7/22 ,  G11C11/41 ,  G11C29/023 ,  G11C29/026 ,  G11C29/028

Abstract: A memory (10) has an array of memory cells (12, 16, 18), a word line driver (36), a sense amplifier (46), and a sense enable circuit (50). Each memory cell has a coupling transistor (20, 22) for coupling a storage portion (26, 28, 30, 32) to a bit line (BL). The coupling transistors have an average threshold voltage and a maximum threshold voltage. The word line driver (36) is coupled to the array and is for enabling a selected row of memory cells in the array. The sense amplifier (46) detects a state of a memory cell (12) in the selected row (WLB) in response to a sense enable signal. The sense enable circuit provides the sense enable signal at a time based on the maximum threshold voltage. This timing enables the sense amplifier (46) sufficiently late for low temperature operation while providing for faster operation at high temperature than would normally be achieved using just the average threshold voltage in providing timing of the sense enable signal.

Abstract translation: 存储器（10）具有存储器单元阵列（12,16,18），字线驱动器（36），读出放大器（46）和感测使能电路（50）。 每个存储单元具有用于将存储部分（26,28,30,32）耦合到位线（BL）的耦合晶体管（20,22）。 耦合晶体管具有平均阈值电压和最大阈值电压。 字线驱动器（36）耦合到阵列，并且用于使能阵列中的选定行的存储器单元。 感测放大器（46）响应于感测使能信号来检测所选行（WLB）中的存储器单元（12）的状态。 感测使能电路基于最大阈值电压一次提供感测使能信号。 该定时使得读出放大器（46）能够在低温操作期间足够晚，同时在提供在提供感测使能信号的定时时通常仅通过平均阈值电压实现的在高温下的操作更快。