公开(公告)号：WO2008093257A2

公开(公告)日：2008-08-07

申请号：PCT/IB2008050203

申请日：2008-01-21

Applicant: NXP BV ,  GARBE JOACHIM ,  OSTERTUN SOENKE

Inventor： GARBE JOACHIM ,  OSTERTUN SOENKE

CPC classification number: G11C8/20 ,  G11C7/24 ,  G11C29/02 ,  G11C29/024 ,  G11C2029/0409

Abstract: The invention relates to a method and to a circuit having a memory module (1) that comprises a memory matrix (2), a column decoder (3), and a line decoder (4), the circuit of the memory module in addition comprising a validation circuit (5), wherein said validation circuit (5) is capable of reconstructing an address from selection signals and comparing this address with the original address or carrying out a plausibility test, whereupon a validation signal can be given if the addresses match or the plausibility thereof is established.

Abstract translation: 本发明涉及具有包括存储器矩阵（2），列解码器（3）和行解码器（4）的存储器模块（1）的方法和电路，存储器模块的电路另外包括 （5），其中所述确认电路（5）能够根据选择信号重建地址并将该地址与原始地址进行比较或者执行可信度测试，由此如果地址匹配则可以给出确认信号，或者 其可信度得以确立。

公开(公告)号：WO2005088644A1

公开(公告)日：2005-09-22

申请号：PCT/IB2005/050800

申请日：2005-03-03

Applicant: KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  U.S. PHILIPS CORPORATION ,  AZIMANE, Mohamed ,  MAJHI, Ananta

Inventor： AZIMANE, Mohamed ,  MAJHI, Ananta

IPC: G11C29/00

CPC classification number: G11C29/48 ,  G11C29/024 ,  G11C29/12015 ,  G11C29/50 ,  G11C29/50012 ,  G11C29/56012

Abstract: The present invention relates to a test system (100) interposed between a clock monitor (152) and an internal memory block (125) of a self-timed memory. In an example embodiment, the test system (100) receives an internal clock signal (104) from the clock monitor (152), an external clock signal (CL) and a control signal (CS). A multiplexer (110) of the test system provides in dependence upon the control signal (CS) the internal clock signal (104) to the internal memory block (125) during a normal mode of operation of the self-timed memory and the external clock signal (CL) to the internal memory block (125) during a test mode (108) of the self-timed memory. The test system (100) enables control of the clock cycle of the internal memory block (125) by directly applying the external clock signal (CL) during test mode. Thus, the internal memory block is stressed properly enabling the detection of small delay faults.

Abstract translation: 本发明涉及一种插入在自定时存储器的时钟监视器（152）和内部存储块（125）之间的测试系统（100）。 在示例性实施例中，测试系统（100）从时钟监视器（152），外部时钟信号（CL）和控制信号（CS）接收内部时钟信号（104）。 在自定时存储器和外部时钟的正常操作模式期间，测试系统的多路复用器（110）根据控制信号（CS）提供内部存储器块（125）的内部时钟信号（104） 在自定时存储器的测试模式（108）期间向内部存储器块（125）发送信号（CL）。 测试系统（100）通过在测试模式期间直接施加外部时钟信号（CL）来实现内部存储器块（125）的时钟周期的控制。 因此，内部存储器块被适当地压缩，能够检测到小的延迟故障。

公开(公告)号：WO2008127616A1

公开(公告)日：2008-10-23

申请号：PCT/US2008/004637

申请日：2008-04-10

Applicant: ATMEL CORPORATION ,  CORCELLI, Ciro

Inventor： CORCELLI, Ciro

IPC: G11C29/10

CPC classification number: G11C29/02 ,  G11C29/024

Abstract: A method (300) and apparatus for testing correct operation of a page decoder in a memory is provided. In one implementation, the method includes erasing the memory (302) to reset all memory cells associated with each of the N pages in the memory, and iteratively generating a unique bit sequence of M bits (304) and programming the unique bit sequence into a plurality of the N pages (306) at a given time until each of -the N pages contains a unique bit sequence relative to other pages in the memory (308). Responsive to each of the N pages having a unique bit sequence, the method further includes using the page decoder to read out each unique bit sequence associated with the N pages to verify correct operation of the page decoder (310).

Abstract translation: 提供了一种用于测试存储器中的页面解码器的正确操作的方法（300）和装置。 在一个实现中，该方法包括擦除存储器（302）以复位与存储器中的N个页面中的每一个相关联的所有存储器单元，并迭代地生成M位的唯一位序列（304），并将唯一位序列编程为 在给定时间多个N个页面（306），直到每个N页面包含相对于存储器（308）中的其他页面的唯一位序列。 响应于具有唯一比特序列的N个页面中的每一个，该方法还包括使用页面解码器读出与N个页面相关联的每个唯一的比特序列，以验证页面解码器（310）的正确操作。

公开(公告)号：WO2008068290A1

公开(公告)日：2008-06-12

申请号：PCT/EP2007/063367

申请日：2007-12-05

Applicant: CONTINENTAL TEVES AG & CO. OHG ,  FEY, Wolfgang ,  TRASKOV, Adrian ,  KABULEPA, Lukusa, Didier ,  AMJADI, Houman

Inventor： FEY, Wolfgang ,  TRASKOV, Adrian ,  KABULEPA, Lukusa, Didier ,  AMJADI, Houman

IPC: G11C29/02

CPC classification number: G11C29/02 ,  G11C29/024

Abstract: Verfahren zur verbesserten internen Überwachung von Adressierungsschaltungen in Halbleiterspeichern oder in einem datenverarbeitenden System, bei dem ein Abgriff von logischen Pegeln an den Adressierungsleitungen (1, 1', 1''), eine Darstellung der tatsächlich ausgewählten Adresse oder Teiladresse mittels zusätzlicher Adressbitleitungen (13), eine Rückgewinnung der tatsächlich zugegriffenen Adresse/Teiladresse mit den Adressbitleitungen (13) und ein Vergleich der tatsächlich ausgewählten Adresse/Teiladresse mit der aus den zusätzlichen Adressbitleitungen gewonnenen, anliegenden Adresse/Teiladresse zur Fehlererkennung eines Fehlers in der Adressierungsschaltung erfolgt. Die Erfindung betrifft auch einen Halbleiterspeicher und ein datenverarbeitendes System mit Hardwaremitteln, die eine Durchführung des obigen Verfahrens erlauben.

Abstract translation: 一种用于在其中逻辑电平的抽头到寻址线（1,1“ 1' ”），（13）通过另外的地址位的装置的实际选择地址或部分地址的表示改进的内部监控寻址在半导体存储器中或者在数据处理系统中的电路的过程 ，然后与地址位（13）和实际选择的地址/地址与从附加地址位线所获得的，相邻的地址/地址在寻址电路的误差检测的误差的比较的实际访问的地址/地址的回收。 本发明还涉及一种半导体存储器，并用硬件资源，其允许执行上述方法的数据处理系统。

公开(公告)号：WO2014099381A1

公开(公告)日：2014-06-26

申请号：PCT/US2013/073120

申请日：2013-12-04

Applicant: SANDISK TECHNOLOGIES INC.

Inventor： AVILA, Chris Nga Yee ,  DONG, Yingda ,  MUI, Man Lung

IPC: G11C29/02 ,  G11C16/24

CPC classification number: G11C16/107 ,  G11C11/5635 ,  G11C16/24 ,  G11C16/3404 ,  G11C29/02 ,  G11C29/024 ,  G11C29/028 ,  G11C2029/0409

Abstract: In a nonvolatile memory array in which a select transistor includes a charge storage element, the threshold voltage of the select transistor is monitored, and if the threshold voltage deviates from a desired threshold voltage range, charge is added to, or removed from the charge storage element to return the threshold voltage to the desired threshold voltage range.

Abstract translation: 在其中选择晶体管包括电荷存储元件的非易失性存储器阵列中，监视选择晶体管的阈值电压，并且如果阈值电压偏离期望的阈值电压范围，则将电荷添加到电荷存储器 元件将阈值电压返回到期望的阈值电压范围。

公开(公告)号：WO2009062655A1

公开(公告)日：2009-05-22

申请号：PCT/EP2008/009486

申请日：2008-11-11

Applicant: GRUNDFOS MANAGEMENT A/S ,  BOMHOLT, John ,  HEDEGAARD, Flemming ,  SKJELLERUP RASMUSSEN, Jørn ,  STRØM, Niels, Jørgen

Inventor： BOMHOLT, John ,  HEDEGAARD, Flemming ,  SKJELLERUP RASMUSSEN, Jørn ,  STRØM, Niels, Jørgen

IPC: G11C29/02 ,  G11C29/12

CPC classification number: G11C29/02 ,  G11C29/024 ,  G11C29/12 ,  G11C2029/0409

Abstract: Das Verfahren zum Prüfen eines Arbeitsspeichers, der eine Matrix (2) von Speicherzellen (3), einen Adressbus/-codierer und einen Schalt-/Lesekreis aufweist, besteht aus zwei Verfahrensteilen, bei dem in einem Schritt zumindest ein Teil des Adressbus/-codierers auf Adressfehler hin überprüft wird und in einem anderen Schritt zumindest ein Teil der Speicherzellen auf Zellfehler überprüft wird. Die Prüfschritte sind zeitlich unabhängig voneinander und können somit auch während des Betriebs erfolgen.

Abstract translation: 用于测试具有存储器单元（3），地址总线/编码器和开关/读出电路包括两个处理部分的基质（2）的存储器，其特征在于，在步骤至少一个地址/ -codierers的部分的方法 进行错误检查，并解决至少一些存储器单元的将被检查是否在另一步骤错误单元。 测试步骤是与时间无关的并且因此可以采取甚至在操作过程中发生。

公开(公告)号：WO01056160A1

公开(公告)日：2001-08-02

申请号：PCT/JP2000/000431

申请日：2000-01-28

IPC: G11C8/10 ,  G11C29/02 ,  H02M3/07 ,  H03K19/177 ,  G06F11/22

CPC classification number: G11C29/024 ,  G11C8/10 ,  G11C11/41 ,  G11C29/02 ,  G11C2029/0403 ,  H02M3/073 ,  H02M2003/077

Abstract: A semiconductor integrated circuit (FPLA) having a desired logical function achieved by arranging on a semiconductor chip variable logical circuits each having n x n (e.g., four) memory cells alternatively selected according to a combination of n (e.g., two) pairs of positive- and negative-phase signals and adapted to output positive- and negative-phase signals according to the data stored in the selected memory cell, variable wiring means provided with signal lines for interconnecting the variable logical circuits and switching elements for connecting/disconnecting signal lines intersecting each other, a wiring connection sate storage memory circuit where the states of the switching elements are stored.

Abstract translation: 具有期望的逻辑功能的半导体集成电路（FPLA），其通过在半导体芯片上布置可变逻辑电路，每个逻辑电路各自具有根据n（例如，两对）正和负两对的组合而交替选择的n×n（例如，四个）存储器单元 负相位信号，并根据存储在所选择的存储单元中的数据输出正相和负相位信号，可变布线装置设置有用于互连可变逻辑电路的信号线和用于连接/断开与每个信号相交的信号线的开关元件 另一方面，存储开关元件的状态的布线连接状态存储电路。

公开(公告)号：WO1994028555A1

公开(公告)日：1994-12-08

申请号：PCT/DE1994000521

申请日：1994-05-06

Applicant: ROBERT BOSCH GMBH ,  BOEHL, Eberhard ,  KESEL, Frank

Inventor： ROBERT BOSCH GMBH

IPC: G11C29/00

CPC classification number: G11C29/024 ,  G11C8/10 ,  G11C17/14 ,  G11C29/02 ,  G11C29/025 ,  G11C29/50 ,  G11C2029/5006

Abstract: The proposal is for a self-testing device for storage arrangements, decoders or the like for use in on-line operation, in which the word lines and/or the column lines of a storage matrix are connected to a test matrix (17). An error detector (27) generating an error signal when more than one word lines are active simultaneously is connected to the test matrix (17). As, for the most frequently occurring errors in the decoder, several word or column lines are activated, it is possible with this relatively simple and economically produced test matrix to perform a simple self-test during on-line operation.

Abstract translation: 它提出了一种存储器设备，解码器，或类似的自测试装置。用于在使用中上线操作中，字线和/或与测试基质（17）的存储器矩阵的列线连接。 甲同时多于一个激活的字线，一个误差信号产生误差检测器（27）被连接到所述测试矩阵（17）。 由于多个字线或列线中的大多数错误被激活发生在解码器中，上线操作过程中一个简单的自测试可以由这个相对简单和廉价的进行，以实现校验矩阵。