利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

49 条记录 (耗时 0.015 秒)

    情報処理装置、およびメモリ試験方法
    2.
    发明申请
    情報処理装置、およびメモリ試験方法 审中-公开
    信息处理设备和存储器测试方法

    公开(公告)号：WO2014068739A1

    公开(公告)日：2014-05-08

    申请号：PCT/JP2012/078255

    申请日：2012-10-31

    申请人： 富士通株式会社

    发明人： 阿形眞司 ,  原田大輔

    IPC分类号： G06F12/00 ,  G06F12/16

    CPC分类号： G11C29/10 ,  G01R31/31813 ,  G11C29/023 ,  G11C29/50012 ,  G11C29/56012

    摘要： 　メモリのマージン試験における効率を向上させる。記憶部は、メモリの種類と情報処理装置の環境情報の各組み合わせに関連付けて、信号処理が正常に動作するためのタイミングマージンの長さを示す指定マージンを記憶する。処理部は、信号処理の動作タイミングであるストローブ信号のエッジの時刻を変化させながら信号処理をする。取得部は、処理部で行なわれた信号処理が正常に動作した範囲である実測マージンを取得する。判定部は、情報処理装置に実装されたメモリと現在の情報処理装置の環境に対応する指定マージンを記憶部から抽出する。そして、判定部は、抽出した指定マージンと、取得した実測マージンとを比較し、指定マージンよりも、実測マージンが短いとき、情報処理装置に実装された実装メモリが情報処理装置で正常に動作しないと判定する。

    摘要翻译： 本发明的目的是提高存储器的边缘测试的效率。 存储单元存储指示用于信号处理的定时裕度的长度的指定余量，以便与每种存储器类型的组合和关于信息处理设备的环境的信息相关联地正常地操作。 处理单元执行信号处理，同时改变作为信号处理的操作的定时的选通信号的边缘的时间点。 获取单元获取测量余量，其是在处理单元处执行的信号处理正常运行的范围。 评估单元从存储单元提取安装在信息处理设备中的内存和与信息处理设备的当前环境相对应的指定余量。 然后，评估单元将提取的指定余量与获取的测量余量进行比较，并且如果测量的余量小于指定的余量，则评估安装在信息处理设备中的机载存储器在信息处理设备中不正常工作 。

    MEMORY SYSTEM WITH COMMAND FILTERING
    4.
    发明申请
    MEMORY SYSTEM WITH COMMAND FILTERING 审中-公开
    具有指令过滤的存储器系统

    公开(公告)号：WO2010065290A3

    公开(公告)日：2010-08-19

    申请号：PCT/US2009064813

    申请日：2009-11-17

    申请人： RAMBUS INC ,  WARE FREDERICK A ,  RICHARDSON WAYNE ,  KASAMSETTY KISHORE

    发明人： WARE FREDERICK A ,  RICHARDSON WAYNE ,  KASAMSETTY KISHORE

    IPC分类号： G06F13/32 ,  G06F11/10 ,  G06F12/00 ,  G06F13/24

    CPC分类号： G11C29/56 ,  G01R31/3171 ,  G11C29/028 ,  G11C29/48 ,  G11C29/50012 ,  G11C29/56012

    摘要： A memory system includes a memory controller coupled to at least one memory device via high-speed data and request links. The timing and voltage margins of the links are periodically calibrated to reduce bit error. The high-speed request links complicate calibration because commands issued over the uncalibrated request links can be erroneously interpreted by the memory device. Misinterpreted commands can disrupt the calibration procedure (e.g., a write command might be misinterpreted as a power-down command). The memory controller addresses this problem using a separate, low-speed control interface to issue a filter command that instructs the memory device to decline potentially disruptive requests when in a calibration mode.

    摘要翻译： 存储器系统包括经由高速数据和请求链路耦合到至少一个存储器设备的存储器控​​制器。 链路的定时和电压裕度被定期校准，以减少位误差。 高速请求链接使校准变得复杂，因为通过未校准的请求链接发出的命令可能被存储器件错误地解释。 错误解释的命令可能会中断校准过程（例如，写命令可能被误解为掉电命令）。 存储器控制器使用单独的低速控制接口来解决这个问题，发出一个过滤器命令，指示当处于校准模式时存储器件可能会破坏潜在的破坏性请求。

    メモリの試験装置および試験方法
    5.
    发明申请
    メモリの試験装置および試験方法 审中-公开
    存储器测试设备和测试方法

    公开(公告)号：WO2009093281A1

    公开(公告)日：2009-07-30

    申请号：PCT/JP2008/000063

    申请日：2008-01-22

    申请人： 株式会社アドバンテスト ,  藤原雄一

    发明人： 藤原雄一

    IPC分类号： G11C29/56 ,  G01R31/28

    CPC分类号： G11C29/56 ,  G11C29/50012 ,  G11C29/56012

    摘要： 　マルチストローブ信号生成部４０は、所定の時間間隔で複数のエッジを有する検査用のマルチストローブ信号ＭＲＳＴＲＢを生成する。第１変化点検出部３０は、マルチストローブ信号ＭＲＳＴＲＢの複数のエッジのタイミングごとにデータ信号ＤＱの値を判定し、値が変化するタイミングを示す第１変化点データＰＣＨＧ１を生成する。第２変化点検出部３０ｓは、マルチストローブ信号ＭＲＳＴＲＢＳの複数のエッジのタイミングごとにデータストローブ信号ＤＱＳの値を判定し、値が変化するタイミングを示す第２変化点データＰＣＨＧ２を生成する。ルックアップテーブル６０は、第１変化点データＰＣＨＧ１と第２変化点データＰＣＨＧ２の値の組み合わせごとに、良否を示すデータを格納する。

    摘要翻译： 多选通信号发生单元（40）以预定的时间间隔产生具有多个边缘的测试多选通信号（MRSTRB）。 第一变化点检测单元（30）针对多选通信号（MRSTRB）的多个边缘的出现的每个定时确定数据信号（DQ）的值，并产生显示定时的第一变化点数据（PCHG1） 价值发生变化。 第二变化点检测单元（30s）针对多选通信号（MRSTRBS）的多个边缘的出现的每个定时确定数据选通信号（DQS）的值，并生成显示第二变化点数据（PCHG2）的第二变化点数据 价值变化的时间。 对于第一变化点数据（PCHG1）和第二变化点数据（PCHG2）的值的每个组合，查找表（60）存储表示质量的数据。

    STROBE TECHNIQUE FOR TIME STAMPING A DIGITAL SIGNAL
    6.
    发明申请
    STROBE TECHNIQUE FOR TIME STAMPING A DIGITAL SIGNAL 审中-公开
    时间标记数字信号的频闪技术

    公开(公告)号：WO2007038340A2

    公开(公告)日：2007-04-05

    申请号：PCT/US2006/037100

    申请日：2006-09-22

    申请人： TERADYNE, INC. ,  SARTSCHEV, Ronald, A. ,  WALKER, Ernest, P.

    发明人： SARTSCHEV, Ronald, A. ,  WALKER, Ernest, P.

    IPC分类号： H04B17/00

    CPC分类号： G01R31/31937 ,  G01R31/31726 ,  G11C29/56 ,  G11C29/56004 ,  G11C29/56012

    摘要： A system and apparatus generates a time-stamp to identify and record the time of an event such as an edge received in a data signal or clock signal. A set of strobe pulses can be generated by routing an external clock signal to delay elements with incrementally increasing delay values. A data signal or device under test clock signal can be applied to the input to each of a set of latches which are clocked by the strobe pulses. The set of latches can thereby capture a series of samples of the data signal or clock signal. The series of samples can be encoded as an edge time within a clock cycle. A clock cycle counter can be added to the edge time to generate the time stamp.

    摘要翻译： 系统和设备生成时间戳以识别和记录诸如在数据信号或时钟信号中接收的边缘的事件的时间。 一组选通脉冲可以通过将外部时钟信号路由到延迟增加的延迟值的延迟元件来产生。 数据信号或被测设备时钟信号可以被施加到由选通脉冲计时的一组锁存器中的每一个的输入。 该组锁存器由此可以捕获数据信号或时钟信号的一系列样本。 一系列采样可以被编码为一个时钟周期内的边沿时间。 时钟周期计数器可以添加到边缘时间以生成时间戳。

    遅延回路、及び試験装置
    7.
    发明申请
    遅延回路、及び試験装置 审中-公开
    延迟电路和测试装置

    公开(公告)号：WO2003061126A1

    公开(公告)日：2003-07-24

    申请号：PCT/JP2003/000093

    申请日：2003-01-09

    申请人： 株式会社アドバンテスト ,  渡邊 大輔

    发明人： 渡邊 大輔

    IPC分类号： H03K5/13

    CPC分类号： G11C29/56012 ,  G01R31/31922 ,  H03K5/08 ,  H03K5/13 ,  H03K5/133 ,  H03K2005/00019 ,  H03K2005/00156 ,  H03K2005/00176

    摘要： A delay circuit for delaying an input signal with a desired delay and outputting the delayed signal. The delay circuit includes a light emitting element for emitting light according to an input signal and outputting a delay signal, a bias current source for supplying in advance a first light emitting element with a bias current smaller than a light emission threshold current of the first light emitting element, a bias current controller for controlling the bias current according to a desired delay time, a modulation current source for supplying the light emitting element with a modulation current for making the light emitting element emit light in accordance with the input signal, and a modulation current controller for controlling the modulation current in accordance with a delay resolution in the delay circuit. The modulation current controller controls the modulation current further according to a variable delay range in the delay circuit.

    摘要翻译： 一种用于以期望的延迟延迟输入信号并输出​​延迟信号的延迟电路。 延迟电路包括用于根据输入信号发射光并输出延迟信号的发光元件，用于预先向第一发光元件提供小于第一光的发光阈值电流的偏置电流的偏置电流源 发光元件，用于根据期望的延迟时间控制偏置电流的偏置电流控制器，用于向发光元件提供用于使发光元件根据输入信号发光的调制电流的调制电流源，以及 调制电流控制器，用于根据延迟电路中的延迟分辨率来控制调制电流。 调制电流控制器根据延迟电路中的可变延迟范围进一步控制调制电流。

    HIGH SPEED PROTOCOL MEMORY TEST HEAD FOR A MEMORY TESTER
    8.
    发明申请
    HIGH SPEED PROTOCOL MEMORY TEST HEAD FOR A MEMORY TESTER 审中-公开
    用于存储器测试仪的高速协议存储器测试头

    公开(公告)号：WO2001095339A2

    公开(公告)日：2001-12-13

    申请号：PCT/RU2001000233

    申请日：2001-06-06

    申请人： ABROSIMOV, Igor Anatolievich ,  ATYUNIN, Vasily Grigorievich

    IPC分类号： G11C29/00

    CPC分类号： G11C29/56012 ,  G11C29/48 ,  G11C29/56 ,  G11C2029/5602

    摘要： The invention relates to a tester head which interfaces with high speed protocol memories such as RAMBUS devices. A head in a memory test system conditions the signals applied to the Device Under Test (DUT). A memory of this type further comprises a base providing all the algorithmic funcionality. A high speed protocol memory test head according to the invention comprises a test generator connector for receivong the test signals form the test generator, a control packet generator for generating row and column control packets basing on control signals (including address) from the test generator connector, a data packet generator for generating data packets from data streams from the test generator connector, the inputs of the control packet generator and the data packet generator being connected to the test generator connector, serialisers respectively connected to the outputs of the control packet generator for transforming wide and slow packets into high-speed and narrow packets, pin electronics for interfacing to a high speed protocol memory DUT, deserialiers for transforming high-speed and narrow DUT-output packets back to wide and slow packets, a data comparator for comparing the deserialised DUT-output data with the refence data from the data packet generator and a fault logger connector for feeding the comparison results from the data comparator to the fault logger.

    摘要翻译： 本发明涉及一种与RAMBUS设备等高速协议存储器接口的测试仪头。 存储器测试系统中的磁头对应用于被测设备（DUT）的信号进行调节。 这种类型的存储器还包括提供所有算法功能的基础。 根据本发明的高速协议存储器测试头包括用于接收来自测试发生器的测试信号的测试发生器连接器，用于基于来自测试发生器连接器的控制信号（包括地址）生成行和列控制分组的控制分组发生器 用于从来自测试发生器连接器的数据流生成数据分组的数据分组生成器，控制分组生成器和连接到测试发生器连接器的数据分组生成器的输入端，分别连接到控制分组生成器的输出的串行器， 将宽和慢分组转换成高速和窄分组，引脚电子设备用于连接到高速协议存储器DUT，用于将高速和窄DUT测试输出分组转换回广泛和慢分组的解串器，用于比较 具有来自数据包发生器的反射数据的反序列化DUT输出数据和故障lo gger连接器，用于将数据比较器的比较结果馈送给故障记录器。

    NON-INTRUSIVE PROBE FOR DOUBLE DATA RATE INTERFACE
    9.
    发明申请
    NON-INTRUSIVE PROBE FOR DOUBLE DATA RATE INTERFACE 审中-公开
    用于双重数据速率接口的非入侵探测器

    公开(公告)号：WO2017014894A1

    公开(公告)日：2017-01-26

    申请号：PCT/US2016/038581

    申请日：2016-06-21

    申请人： QUALCOMM INCORPORATED

    发明人： DING, Chong ,  WHITE, Douglas Bruce ,  DRAUGHN, Roy

    IPC分类号： G11C29/02 ,  G11C29/56 ,  G11C29/54

    CPC分类号： G06F11/263 ,  G06F11/221 ,  G11C29/021 ,  G11C29/025 ,  G11C29/54 ,  G11C29/56012 ,  G11C29/56016 ,  G11C2029/5602

    摘要： A method and apparatus using a non-intrusive probe for testing double data rate interfaces is provided. The method begins with the generation of at least one component parameter model, which is then cascaded to form a full system parameter model of the double data rate interface being tested. Transfer functions are generated using the full system parameter model. A target transfer function is calculated between the test equipment and a decision point. The calculated target transfer function is applied and testing is completed. The apparatus includes a device to be tested, mounted on a circuit board. A probe card is attached to the backside of the circuit board and is in communication with a high-speed connector. At least one connector in communication with the high-speed connector and at least one small footprint RF connector on an accessible side of the circuit board are also part of the non-intrusive probing apparatus.

    摘要翻译： 提供了一种使用非入侵探测器测试双数据速率接口的方法和装置。 该方法开始于生成至少一个组件参数模型，然后将其级联以形成正在测试的双数据速率接口的完整系统参数模型。 使用完整的系统参数模型生成传输函数。 在测试设备和决策点之间计算目标传递函数。 计算出的目标传递函数被应用并且测试完成。 该装置包括安装在电路板上的待测试装置。 探针卡连接到电路板的背面并与高速连接器通信。 至少一个与高速连接器连接的连接器和电路板可触及侧上的至少一个小尺寸RF连接器也是非侵入式探测装置的一部分。