公开(公告)号：WO2019092938A1

公开(公告)日：2019-05-16

申请号：PCT/JP2018/028695

申请日：2018-07-31

Applicant: オリンパス株式会社

Inventor： 足立　理

IPC: H01L27/146 ,  A61B1/04 ,  G02B23/24 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

CPC classification number: A61B1/04 ,  G02B23/24 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L27/146

Abstract: 外部からの影響を防止しつつ、さらなる小型化を図ることができる半導体基板、半導体基板積層体および内視鏡を提供する。半導体基板１００は、機能素子１０１が形成されてなるシリコンウエハ層１０２と、層間絶縁膜１０３と、層間絶縁膜１０３に積層されてなり、機能素子１０１と電気的に接続された第１のメタル配線層１０４と、第１の表面保護膜１０６と、第１のメタル配線層１０４と接続し、第１のメタル配線層１０４の裏面から層間絶縁膜１０４およびシリコンウエハ層１０２の裏面まで貫通して形成され、機能素子１０１の周囲を囲むように壁状に設けられてなるＴＳＶ１０７と、ＴＳＶ１０７と接続し、シリコンウエハ層１０２の裏面に積層された第２のメタル配線層１０８と、第２の表面保護層１１０と、を備える。

公开(公告)号：WO2018138764A1

公开(公告)日：2018-08-02

申请号：PCT/JP2017/002280

申请日：2017-01-24

Applicant: 三菱電機株式会社

Inventor： 神岡　純 ,  山中　宏治 ,  半谷　政毅

IPC: H01L21/338 ,  H01L29/812

CPC classification number: H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/812

Abstract: トランジスタ（１００）は、誘電体基板（１）の裏面部に設けられた金属層（２）と、誘電体基板（１）の表面部に設けられており、ゲートバスバー（３１）とゲートバスバー（３１）により互いに電気的に接続された複数本のゲートフィンガー（３２ １ ～３２ １０ ）とを有するゲート電極（３）と、誘電体基板（１）の表面部に設けられており、誘電体基板（１）を貫通したビア（１１ａ，１１ｂ）により金属層（２）と電気的に接続されたソース電極（５）とを備え、ゲートバスバー（３１）の一部がエアブリッジ配線により構成されており、当該エアブリッジ配線と誘電体基板（１）との間にソース電極（５）の一部が配置されている。

公开(公告)号：WO2018135708A1

公开(公告)日：2018-07-26

申请号：PCT/KR2017/004830

申请日：2017-05-10

Applicant: 주식회사 네패스

Inventor： 김남철 ,  여용운 ,  권용태 ,  이영석

IPC: H01L21/673 ,  H01L23/04 ,  H01L23/522

CPC classification number: H01L21/673 ,  H01L23/04 ,  H01L23/522

Abstract: 본 발명의 기술적 사상은 트레이에 상기 복수개의 웨이퍼들을 배치하는 단계, 상기 트레이 및 상기 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계, 및 상기 복수개의 웨이퍼들을 상기 트레이로부터 분리하는 단계를 포함하고, 상기 인터커넥션 구조를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.

公开(公告)号：WO2018135706A1

公开(公告)日：2018-07-26

申请号：PCT/KR2017/004825

申请日：2017-05-10

Applicant: 주식회사 네패스

Inventor： 김남철 ,  여용운 ,  권용태 ,  이영석

IPC: H01L21/673 ,  H01L23/04 ,  H01L23/522

CPC classification number: H01L21/673 ,  H01L23/04 ,  H01L23/522

Abstract: 본 발명의 기술적 사상은 트레이에 복수개의 웨이퍼들을 배치하는 단계, 상기 복수개의 웨이퍼들 상에 상기 복수개의 웨이퍼들의 패드를 노출시키는 개구부를 가지는 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 상기 제1 절연층을 통해 노출된 상기 패드와 연결되는 시드 금속층을 형성하는 단계, 및 상기 시드 금속층 상의 적어도 하나의 지점에 도금 지그를 접촉시켜 상기 시드 금속층 상에 제1 금속층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.

公开(公告)号：WO2018080012A1

公开(公告)日：2018-05-03

申请号：PCT/KR2017/010021

申请日：2017-09-13

Applicant: 덕산하이메탈(주)

Inventor： 이현규 ,  천명호 ,  박은광 ,  은동진 ,  추용철

IPC: H01L23/00 ,  H01L23/492 ,  H01L23/522

CPC classification number: H01L23/00 ,  H01L23/492 ,  H01L23/522 ,  H01L2224/18

Abstract: 본 발명은 주석(Sn), 은(Ag), 구리(Cu), 비스무스(Bi), 니켈(Ni) 및 팔라듐(Pd)을 포함하는 솔더볼을 제공하며, 솔더볼의 상기 표면에 형성되는 산화층은 깊이에 따라 산소원자의 함량이 점진적으로 감소하며, 상기 산화층의 두께는 2.0 내지 3.5nm이고, 사용되는 비스무스는 질량수가 특정되어 있다. 상기 솔더볼은 WLP용의 솔더볼로 사용될 수 있다.

Abstract translation: 本发明提供一种包含锡（Sn），银（Ag），铜（Cu），铋（Bi），镍（Ni）和钯（Pd） 表面形成的氧化物层随深度逐渐减少氧原子含量，氧化物层的厚度为2.0至3.5nm，所用的铋具有规定的质量数。 焊球可以用作WLP的焊球。

公开(公告)号：WO2018009167A1

公开(公告)日：2018-01-11

申请号：PCT/US2016/040907

申请日：2016-07-02

Applicant: INTEL CORPORATION ,  ZHANG, Yu Amos ,  AYGUN, Kemal

Inventor： ZHANG, Yu Amos ,  AYGUN, Kemal

IPC: H01L23/50 ,  H01L23/52 ,  H01L23/522 ,  H01L23/00 ,  H01L21/768

CPC classification number: H01L21/76877 ,  H01L21/76898 ,  H01L23/50 ,  H01L23/522 ,  H01L23/5222 ,  H01L23/5227

Abstract: Integrated circuit (IC) chip "on-die" interconnection features (and methods for their manufacture) may improve signal connections and transmission through a data signal communication channel from one chip, through semiconductor device packaging, and to another component, such as another chip. Such chip interconnection features may include (1) "last silicon metal level (LSML)" data signal "leadway (LDW) routing" traces isolated between LSLM isolation (e.g., power and/or ground) traces to: (2) add a length of the isolated data signal LDW traces to increase a total length of and tune data signal communication channels extending through a package between two communicating chips and (3) create switched buffer (SB) pairs of data signal channels that use the isolated data signal LDW traces to switch the locations of the pairs data signal circuitry and surface contacts for packaging connection bumps.

Abstract translation: 集成电路（IC）芯片“片上”（on-die） 互连特征（以及用于其制造的方法）可以改善通过数据信号通信信道从一个芯片经过半导体器件封装到另一个组件（例如另一个芯片）的信号连接和传输。 这样的芯片互连特征可以包括（1）“最后硅金属层（LSML）” 数据信号“引线（LDW）路由” （2）添加一段长度的隔离数据信号LDW迹线，以增加延伸通过两个通信芯片之间的封装的数据信号通信信道的总长度和调谐数据信号通信信道 和（3）创建使用隔离数据信号LDW迹线的切换缓冲器（SB）对数据信号通道来切换数据信号电路和表面触点的位置以用于封装连接凸点。

公开(公告)号：WO2017199680A1

公开(公告)日：2017-11-23

申请号：PCT/JP2017/015875

申请日：2017-04-20

Applicant: 株式会社デンソー

Inventor： 稲垣　優輝 ,  浅海　一志 ,  大原　悠希 ,  松井　正樹

IPC: H01L21/60 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/12 ,  H01L23/522 ,  H05K1/11 ,  H05K3/32 ,  H05K3/40

CPC classification number: H01L21/3205 ,  H01L21/768 ,  H01L23/12 ,  H01L23/522 ,  H05K1/11 ,  H05K3/32 ,  H05K3/40

Abstract: 第１主面（１１ａ）および第１主面（１１ａ）と反対側の第２主面（１１ｂ）を有する主基板（１１）を備える構成部材（１２）と、構成部材（１２）に形成された主基板の第２主面（１１ｂ）側が開口部とされていると共に第１主面（１１ａ）側が底部とされた孔部（４０）に配置され、金属材料で構成されている電極（４２）と、を備える。そして、主基板（１１）の第２主面（１１ｂ）側に、孔部（４０）における開口部を閉塞すると共に電極（４２）と電気的に接続され、電極（４２）を構成する金属材料よりも融点の高い金属材料で構成された蓋部（６０）を形成し、電極（４２）が蓋部（６０）を介して被実装部材（５０）のパッド部（５４）と電気的に接続されるようにする。

Abstract translation: 和

第一主表面（11a）和具有第一主表面的第二主表面（11B）（12）相反侧的主衬底（11）（11A）的结构构件， 设置在其中的第二主面（11b）的侧与所述第一主表面（11A）侧底部与孔是主基板形成部件（12）的开口（40），金属材料 以及由多个电极构成的电极（42）。 然后，在第二主面（11b）的主板（11）的侧电连接到一个电极（42），同时关闭在孔的开口（40），构成电极的金属（42）的材料 盖部分由金属材料制成，该金属材料具有比待安装构件的垫部分更高熔点的盖部分， 它被做了。

公开(公告)号：WO2017179104A1

公开(公告)日：2017-10-19

申请号：PCT/JP2016/061711

申请日：2016-04-11

Applicant: オリンパス株式会社

Inventor： 中山　高志

IPC: H01L27/14 ,  A61B1/04 ,  H01L21/3205 ,  H01L21/60 ,  H01L21/768 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H04N5/225 ,  H04N5/369

CPC classification number: A61B1/04 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L27/14 ,  H04N5/225 ,  H04N5/369

Abstract: 半導体素子接合構造３０は、貫通孔部３３の周囲に電極３４が形成された第１のシリコンウエハ３１と、第１のシリコンウエハ３１が積層され、貫通孔部３３に挿嵌する金属柱部４５が形成された第２のシリコンウエハ４１と、を備え、金属柱部４１は、第２のシリコンウエハ４１に設けられた台座金属４３と、台座金属４３に積層されて第１のシリコンウエハ３１の電極３４に溶融して電気的に接合するように構成され、台座金属４３よりも融点温度の低い低融点金属４４と、を具備する。

Abstract translation: 在半导体元件接合结构30中，具有形成在通孔部分33和第一硅晶片31周围的电极34的第一硅晶片31被层压，并且通孔部分33 并且金属柱部分41层叠在设置在第二硅晶片41上的底座金属43上，并且底座金属43 以及熔点低的金属44，其被配置为熔化并电连接至第一硅晶片31的电极34并且具有比基座金属43低的熔点温度。

公开(公告)号：WO2017138197A1

公开(公告)日：2017-08-17

申请号：PCT/JP2016/082572

申请日：2016-11-02

Applicant: ソニー株式会社

Inventor： 富樫　秀晃 ,  中西　康輔

IPC: H01L27/146 ,  H01L21/3205 ,  H01L21/768 ,  H01L21/8234 ,  H01L23/522 ,  H01L27/088 ,  H04N5/369

CPC classification number: H01L21/3205 ,  H01L21/768 ,  H01L21/8234 ,  H01L23/522 ,  H01L27/088 ,  H01L27/146 ,  H04N5/369

Abstract: 本開示の半導体装置は、半導体基板の第１面側に配置された半導体素子、半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第２面側に導く貫通電極、及び、貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する。

Abstract translation: 的半导体器件

本发明中，设置在所述半导体衬底的所述第一表面侧的半导体元件，通过半导体基板，在半导体基板的厚度方向上设置，由半导体元件而获得 通过对所述半导体衬底的所述第二表面侧引导电荷，并且设置有基于由所述贯通电极的电荷，放大晶体管，所述贯通电极与所述栅电极，通过引导输出电信号的放大晶体管的电极 它在电极周围有一个源区和一个漏区。

公开(公告)号：WO2017126024A1

公开(公告)日：2017-07-27

申请号：PCT/JP2016/051393

申请日：2016-01-19

Applicant: オリンパス株式会社

Inventor： 齊藤　晴久

IPC: H04N5/369 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L27/14 ,  H01L27/146

CPC classification number: H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L27/14 ,  H01L27/146 ,  H04N5/369

Abstract: 　固体撮像装置は、第１の基板と、第２の基板と、第３の基板と、複数のマイクロバンプとを有する。前記第１の基板は、複数の第１の光電変換素子を有する。前記第２の基板は、複数の第１の貫通電極を有する。前記複数のマイクロバンプは、前記第１の基板と前記第２の基板とを電気的に接続する。前記第１の基板において、前記複数の第１の光電変換素子は、画素領域に配置されている。前記第２の基板において、前記複数の第１の貫通電極は、前記画素領域に対応する第１の領域と異なる第２の領域のみに配置されている。

Abstract translation: 固态成像装置具有第一基板，第二基板，第三基板和多个微凸出。 第一基板包括多个第一光电转换元件。 第二基板具有多个第一贯通电极。 多个微凸块电连接第一基板和第二基板。 在第一基板中，多个第一光电转换元件布置在像素区域中。 在第二基板中，多个第一贯通电极仅配置在与与像素区域对应的第一区域不同的第二区域。