公开(公告)号：WO2014075314A1

公开(公告)日：2014-05-22

申请号：PCT/CN2012/084832

申请日：2012-11-19

Applicant: 中国电子科技集团公司第二十四研究所

Inventor： 陈玺 ,  胡刚毅 ,  徐学良 ,  黄兴发 ,  李梁 ,  沈晓峰 ,  徐鸣远 ,  张磊 ,  王妍 ,  叶荣科 ,  王友华 ,  黄旭 ,  李皎雪

IPC: H03K19/0185

CPC classification number: H03K19/0005 ,  H03K19/0013 ,  H03K19/00361 ,  H03K19/01714 ,  H03K19/018521 ,  H03K19/09432

Abstract: 提供一种CMOS输入缓冲器。该CMOS输入缓冲器包括CMOS输入跟随电路、跟随管线性度提高电路、电流源负载和负载阻抗线性度提高电路，其中：该CMOS输入跟随电路，用于跟随输入信号变化，输出跟随输入信号的输出信号；该跟随管线性度提高电路，用于获取输入信号的变化趋势，并将输入信号反馈作用于CMOS输入跟随电路；该电流源负载，用于提供该CMOS输入跟随电路正常工作的偏置电流；该负载阻抗线性度提高电路连接于CMOS输入跟随电路和电流源负载之间，用于增强电流源负载阻抗的绝对值，减小绝对值相对变化幅度，提高CMOS输入缓冲器负载阻抗的线性度。该CMOS输入缓冲器线性度高，并且实现简单成本低。

公开(公告)号：WO2003055074A1

公开(公告)日：2003-07-03

申请号：PCT/JP2002/013191

申请日：2002-12-17

Applicant: 日本電信電話株式会社 ,  エヌティティエレクトロニクス株式会社 ,  新保 幸男 ,  山岸 明洋 ,  束原 恒夫

Inventor： 新保 幸男 ,  山岸 明洋 ,  束原 恒夫

IPC: H03K19/20

CPC classification number: H03K19/09432

Abstract: A multiinput logical gate has a first resistor, and a second resistor one end of which is connected to a power source each, a current source, m pieces of transistors (m is an integer of 2 or more) the sources of which are parallel-connected to the current source, and the drain of which to the other ends of the first resistors, and m pieces of transistors the sources and drains of which are series-connected between the current source and the other ends of the second resistors. M pairs of differential input signals are inputted to the gates of the parallel-connected transistors and the gates of the series-connected transistors, respectively, and are outputted from the other ends of the first and second resistors as differential signals, respectively.

Abstract translation: 多输入逻辑门具有第一电阻器，第二电阻器的一端连接到各自的电源，电流源，m个晶体管（m是2或更大的整数），其源极是并联的， 连接到电流源，其漏极连接到第一电阻器的另一端，以及m个晶体管，其源极和漏极串联连接在电流源和第二电阻器的另一端之间。 M对差分输入信号分别输入到并联晶体管的栅极和串联晶体管的栅极，并分别作为差分信号从第一和第二电阻器的另一端输出。

公开(公告)号：WO2013054474A1

公开(公告)日：2013-04-18

申请号：PCT/JP2012/005963

申请日：2012-09-20

Applicant: 旭化成エレクトロニクス株式会社

Inventor： 淵上　展光

IPC: H03K19/086 ,  H03K19/0175

CPC classification number: H03K19/018514 ,  H03K19/09432

Abstract: 　差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らし、さらには、立ち上がり時間と立ち下がり時間とを精度良く一致させることのできる出力バッファ回路を提供する。抵抗素子Ｒ１、Ｒ２に対して、夫々並列にＰＭＯＳトランジスタＴｒ５、Ｔｒ６が接続される。このとき、抵抗素子Ｒ１、Ｒ２の抵抗成分をｒ１（Ω）、ｒ２（Ω）とし、ＰＭＯＳトランジスタＴｒ５、Ｔｒ６の抵抗成分をｒＴｒ５（Ω）、ｒＴｒ６（Ω）とし、電流源Ｉ１の抵抗成分ｒＩ１（Ω）とすると、（ｒ１／／ｒＴｒ５）＝（ｒ２／／ｒＩ１）、（ｒ２／／ｒＴｒ６）＝（ｒ１／／ｒＩ１）の各条件を満たすようにする。これにより、各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らし、さらには、立ち上がり時間と立ち下がり時間とを精度良く一致させることができる。

Abstract translation: 公开了一种输出缓冲电路，可以减小差分输出信号的各种输出电压的上升时间和下降时间之间的时间差，并且可以实现上升时间和下降时间的精确重合。 PMOS晶体管（Tr5，Tr6）分别与电阻元件（R1，R2）并联连接。 如果电阻元件（R1，R2）的电阻分量被指定为r1（Ω），r2（Ω），则PMOS晶体管（Tr5，Tr6）的电阻分量被指定为（rTr5（Ω），rTr6 ）），电流源（I1）的电阻分量表示为rI1（Ω），则条件为：（r1 // rTr5）=（r2 // rI1），（r2 // rTr6）=（r1 / / rI1）。 以这种方式，可以减少各种输出电压的上升时间和下降时间之间的时间差，此外，可以精确地使上升时间和下降时间一致。

公开(公告)号：WO01063767A2

公开(公告)日：2001-08-30

申请号：PCT/US2001/005968

申请日：2001-02-22

IPC: H03F3/45 ,  H03K17/0416 ,  H03K17/693 ,  H03K19/017 ,  H03K19/094 ,  H03K19/00

CPC classification number: H03F1/42 ,  H03F3/45183 ,  H03F3/72 ,  H03F2200/36 ,  H03F2203/45506 ,  H03F2203/45631 ,  H03F2203/45638 ,  H03F2203/45702 ,  H03F2203/45704 ,  H03F2203/7203 ,  H03K17/04163 ,  H03K17/693 ,  H03K19/01707 ,  H03K19/09432

Abstract: Various circuit techniques for implementing ultra high speed circuits use current-controlled CMOS (C MOS) logic with inductive broadbanding fabricated in conventional CMOS process technology. Optimum balance between power consumption and speed for each circuit application is achieved by combining high speed C MOS logic with inductive broadbanding /C MOS logic with low power conventional CMOS logic. The combined C MOS logic with inductive broadbanding /C MOS /CMOS logic allows greater integration of circuits such as high speed transceivers used in fiber optic communication systems.

Abstract translation: 用于实现超高速电路的各种电路技术使用以常规CMOS工艺技术制造的感应宽带的电流控制CMOS（C 3 MOS）逻辑。 通过将高速C 3 MOS逻辑与感应宽带/ C 3 MOS逻辑与低功耗常规CMOS逻辑相结合，实现了每个电路应用的功耗和速度之间的最佳平衡。 具有感应宽带/ C 3 MOS / CMOS逻辑的组合式C 3 MOS逻辑允许更多地集成诸如光纤通信系统中使用的高速收发器之类的电路。

公开(公告)号：WO2016164075A1

公开(公告)日：2016-10-13

申请号：PCT/US2015/063211

申请日：2015-12-01

Applicant: XILINX, INC.

Inventor： ZHANG, Wenfeng ,  UPADHYAYA, Parag

IPC: H03K19/0185 ,  H03K19/094

CPC classification number: H03K19/018514 ,  H03K19/09432

Abstract: A common mode logic buffer device includes a current source (112) configured to provide a source current. An input stage includes a first MOS transistor pair (110) configured to generate, from the source current and based upon an input differential voltage, a differential current between two output paths. An output stage includes a second MOS transistor pair (106) configured to generate an output differential voltage based upon an effective impedance provided for the each of the two output paths. An adjustment circuit (104, 108) is configured to adjust, in response to a control signal, the effective impedance of the second MOS transistor pair (106).

Abstract translation: 共模逻辑缓冲器件包括被配置为提供源极电流的电流源（112）。 输入级包括被配置为从源电流并基于输入差分电压产生两个输出路径之间的差分电流的第一MOS晶体管对（110）。 输出级包括被配置为基于为两个输出路径中的每一个提供的有效阻抗产生输出差分电压的第二MOS晶体管对（106）。 调整电路（104,108）被配置为响应于控制信号调节第二MOS晶体管对（106）的有效阻抗。

公开(公告)号：WO2009137372A1

公开(公告)日：2009-11-12

申请号：PCT/US2009/042641

申请日：2009-05-03

Applicant: LUICH, Thomas, M. ,  GLACIER MICROELECTRONICS, INC.

Inventor： LUICH, Thomas, M.

IPC: H03B1/00

CPC classification number: H03K19/018528 ,  H03K19/00361 ,  H03K19/09432

Abstract: An LVDS output is described herein that has wideband operation down to 2.5V without degrading spur performance or dramatically increasing die area. A current mirror used in a conventional LVDS output is eliminated in such as way as to reduce noise coupling and produce especially clean output signals.

Abstract translation: 本文描述的LVDS输出具有低至2.5V的宽带操作，而不降低支线性能或显着增加裸片面积。 在常规LVDS输出中使用的电流镜被消除，以减少噪声耦合并产生特别干净的输出信号。

公开(公告)号：WO2007049080A1

公开(公告)日：2007-05-03

申请号：PCT/GB2006/050360

申请日：2006-10-27

Applicant: TOUMAZ TECHNOLOGY LIMITED ,  TOUMAZOU, Christofer ,  CANNILLO, Francesco

Inventor： TOUMAZOU, Christofer ,  CANNILLO, Francesco

IPC: H03K19/094

CPC classification number: H03K19/09432 ,  H03K19/00384

Abstract: A digital circuit comprises: a first arm including a first metal oxide semiconductor field effect transistor (M3) configured to act as a load device; a second arm including a second metal oxide semiconductor field effect transistor (M4) configured to act as a load device; and a switch (M1, M2) for selecting one of the first and second arms. Each of the first and second transistors (M3, M4) has a channel length of lOOnm or below and is biased to operate in the weak inversion regime. In an alternative circuit, each load device (M3, M4) has its bulk connected to its drain and is biased to operate in the weak inversion regime.

Abstract translation: 数字电路包括：第一臂，包括被配置为用作负载装置的第一金属氧化物半导体场效应晶体管（M3）; 第二臂，包括被配置为用作负载装置的第二金属氧化物半导体场效应晶体管（M4）; 以及用于选择第一和第二臂之一的开关（M1，M2）。 第一和第二晶体管（M3，M4）中的每一个具有100nm或更小的沟道长度并被偏置以在弱反转状态下操作。 在替代电路中，每个负载装置（M3，M4）的体积连接到其漏极并被偏置以在弱反转状态下工作。

公开(公告)号：WO2012176250A1

公开(公告)日：2012-12-27

申请号：PCT/JP2011/006995

申请日：2011-12-14

Applicant: パナソニック株式会社 ,  長沢 俊伸 ,  徳丸 美智子 ,  生駒 平治

Inventor： 長沢　俊伸 ,  徳丸　美智子 ,  生駒　平治

IPC: H03K5/08 ,  H03K17/687 ,  H03K19/01 ,  H03M1/74

CPC classification number: H03M1/66 ,  H03K3/013 ,  H03K17/162 ,  H03K19/0185 ,  H03K19/09432 ,  H03K19/09441 ,  H03K19/20

Abstract: 　電流源（３）に各々の一端が接続された第１と第２のスイッチ素子（１，２）を備えた差動スイッチ回路（４）を駆動する差動スイッチ駆動回路（１０）であって、電流源（５）と、差動入力端子対（Ａ，Ｂ）と差動出力端子対（Ｘ，Ｙ）とを有して共通接続部を電流源（５）に接続したトランジスタ対を有する電流制御回路（６）と、差動出力端子対（Ｘ，Ｙ）にそれぞれ接続された負荷素子（７，８）とを備える。差動スイッチ駆動回路（１０）は、差動入力端子対（Ａ，Ｂ）の電圧に応じて、それぞれの値が略一定な２値の定常状態と２値間を遷移する過渡状態とを有した出力電圧を差動出力端子対（Ｘ，Ｙ）に出力する。この際、差動出力電圧の定常状態における負荷素子（７，８）に流れる電流値の和が、過渡状態における負荷素子（７，８）に流れる電流値の和と異なるように、トランジスタ対に流れる電流を制御する。

Abstract translation: 一种用于驱动具有第一和第二开关元件（1,2）的差分开关电路（4）的差分开关驱动电路（10），每个开关元件的一端连接到电流源（3），包括电流源 5），电流控制电路（6），其包括具有一对差分输入端子（A，B）和一对差分输出端子（X，Y）的一对晶体管，并且具有连接到电流的公共连接部分 源极（5）和负载元件（7,8），每个负载元件连接到该对差分输出端子（X，Y）。 差分开关驱动电路（10）根据该差分输入端子（A，B）的电压，向一对差动输出端子（X，Y）输出具有稳定状态的输出电压， 每个基本上是恒定的，并且该值在两个值之间转变的过渡状态。 此时，流经该对晶体管的电流被控制成使得在差分输出电压的稳定状态下流经负载元件（7,8）的电流值与电流值之和不同 在过渡状态下流过负载元件（7,8）。

公开(公告)号：WO2007049080A9

公开(公告)日：2008-05-29

申请号：PCT/GB2006050360

申请日：2006-10-27

Applicant: TOUMAZ TECHNOLOGY LTD ,  TOUMAZOU CHRISTOFER ,  CANNILLO FRANCESCO

Inventor： TOUMAZOU CHRISTOFER ,  CANNILLO FRANCESCO

IPC: H03K19/094 ,  H03K19/003

CPC classification number: H03K19/09432 ,  H03K19/00384

Abstract: A digital circuit comprises: a first arm including a first metal oxide semiconductor field effect transistor (M3) configured to act as a load device; a second arm including a second metal oxide semiconductor field effect transistor (M4) configured to act as a load device; and a switch (M1, M2) for selecting one of the first and second arms. Each of the first and second transistors (M3, M4) has a channel length of lOOnm or below and is biased to operate in the weak inversion regime. In an alternative circuit, each load device (M3, M4) has its bulk connected to its drain and is biased to operate in the weak inversion regime.

Abstract translation: 数字电路包括：第一臂，包括被配置为用作负载装置的第一金属氧化物半导体场效应晶体管（M3）; 第二臂，包括被配置为用作负载装置的第二金属氧化物半导体场效应晶体管（M4）; 以及用于选择第一和第二臂之一的开关（M1，M2）。 第一和第二晶体管（M3，M4）中的每一个具有100nm或更小的沟道长度并被偏置以在弱反转状态下操作。 在替代电路中，每个负载装置（M3，M4）的体积连接到其漏极并被偏置以在弱反转状态下工作。

公开(公告)号：WO2005112263A2

公开(公告)日：2005-11-24

申请号：PCT/BE2005000077

申请日：2005-05-13

Applicant: UNIV CATHOLIQUE DE LUOVAIN ,  HASSOUNE IIHAM ,  LEGAT JEAN-DIDIER

Inventor： HASSOUNE IIHAM ,  LEGAT JEAN-DIDIER

IPC: H03K19/017 ,  H03K19/094 ,  H03K19/096 ,  H03K19/173

CPC classification number: H03K19/1738 ,  H03K19/09432 ,  H03K19/0963

Abstract: The present invention provides a low swing current mode logic circuit comprising: a current mode logic block having data inputs and outputs; a pre-charging circuit for pre-charging the outputs; a dynamic current source; an evaluation circuit for evaluating the logic block during an evaluation phase; and, a feedback path arranged between the outputs and the dynamic current source which is responsive to a difference between the outputs. The simplicity of generating the low swing, achieved by the feedback which may be implemented by only two transistors, is in contrast with the complexity introduced by some methods used by other logic styles for achieving low swing.

Abstract translation: 本发明提供了一种低摆幅电流模式逻辑电路，包括：具有数据输入和输出的电流模式逻辑块; 预充电电路，用于对输出进行预充电; 动态电流源; 评估电路，用于在评估阶段评估逻辑块; 以及布置在输出和响应于输出之间的差异的动态电流源之间的反馈路径。 通过仅由两个晶体管实现的反馈实现的产生低摆动的简单性与用于实现低摆动的其他逻辑类型所使用的一些方法引入的复杂性形成对比。