公开(公告)号：WO2017083052A3

公开(公告)日：2017-06-15

申请号：PCT/US2016056905

申请日：2016-10-13

Applicant: QUALCOMM INC

Inventor： YUAN XIAOBIN ,  NATONIO JOSEPH ,  BARTHOLOMEW KEVIN ROBERT ,  PRASAD MANGAL

IPC: H03K19/0175 ,  H03F3/45

CPC classification number: H03G3/20 ,  H03F1/301 ,  H03F3/45197 ,  H03F3/45479 ,  H03F2203/45154 ,  H03F2203/45458 ,  H03F2203/45488 ,  H03F2203/45494 ,  H03G1/0023 ,  H03G1/0029 ,  H03G5/28 ,  H03K19/018514

Abstract: A voltage gain amplifier (VGA) configured to have reduced supply noise. The VGA includes first resistor, first FET, and a first current-source coupled between first and second voltage rails. The VGA includes second resistor, second FET, and second current-source coupled between the voltage rails. A variable resistor is coupled between the respective sources of the first and second FETs. Variable capacitors are coupled between the first or a third voltage rail and the sources of the first and second input FETs, respectively. If capacitors are coupled to the first voltage rail, noise cancellation occurs across the gate-to-source voltages of the FETs if an input differential signal applied to the gates of the FETs is derived from a supply voltage at the first voltage rail. If capacitors are coupled to the third rail, supply noise is reduced if the supply voltage at the third rail is generated by a cleaner regulator.

Abstract translation: 电压增益放大器（VGA）配置为降低电源噪声。 VGA包括第一电阻器，第一FET和耦合在第一和第二电压轨之间的第一电流源。 VGA包括第二电阻器，第二FET和耦合在电压轨之间的第二电流源。 可变电阻器耦合在第一和第二FET的相应源极之间。 可变电容器分别耦合在第一或第三电压轨与第一和第二输入FET的源极之间。 如果电容器耦合到第一电压轨，则如果施加到FET的栅极的输入差分信号是从第一电压轨处的电源电压导出的，则在FET的栅极到源极电压之间发生噪声消除。 如果电容耦合到第三轨，如果第三轨电源电压由更清洁的调节器产生，则电源噪声会降低。

公开(公告)号：WO2016164075A1

公开(公告)日：2016-10-13

申请号：PCT/US2015/063211

申请日：2015-12-01

Applicant: XILINX, INC.

Inventor： ZHANG, Wenfeng ,  UPADHYAYA, Parag

IPC: H03K19/0185 ,  H03K19/094

CPC classification number: H03K19/018514 ,  H03K19/09432

Abstract: A common mode logic buffer device includes a current source (112) configured to provide a source current. An input stage includes a first MOS transistor pair (110) configured to generate, from the source current and based upon an input differential voltage, a differential current between two output paths. An output stage includes a second MOS transistor pair (106) configured to generate an output differential voltage based upon an effective impedance provided for the each of the two output paths. An adjustment circuit (104, 108) is configured to adjust, in response to a control signal, the effective impedance of the second MOS transistor pair (106).

Abstract translation: 共模逻辑缓冲器件包括被配置为提供源极电流的电流源（112）。 输入级包括被配置为从源电流并基于输入差分电压产生两个输出路径之间的差分电流的第一MOS晶体管对（110）。 输出级包括被配置为基于为两个输出路径中的每一个提供的有效阻抗产生输出差分电压的第二MOS晶体管对（106）。 调整电路（104,108）被配置为响应于控制信号调节第二MOS晶体管对（106）的有效阻抗。

公开(公告)号：WO2016004112A1

公开(公告)日：2016-01-07

申请号：PCT/US2015/038676

申请日：2015-06-30

Applicant: FINISAR CORPORATION

Inventor： NGUYEN, The'Linh

IPC: H03K19/0185 ,  H03K19/0175

CPC classification number: H03K19/018528 ,  H03K3/017 ,  H03K5/1565 ,  H03K19/017509 ,  H03K19/01806 ,  H03K19/018514

Abstract: A circuit (200) may include an input terminal (202, 203) configured to receive an input signal with a first voltage swing and an output terminal (204, 205). The circuit may also include a first transistor (220), a second transistor (221), a third transistor (222), and a control circuit (210). The control circuit may be coupled to the input terminal (202, 203), a gate terminal of the first transistor (220), and a gate terminal of the second transistor (221). The control circuit may be configured to adjust voltages provided to the gate terminals based on the input signal (202, 203) such that the first transistor (220) conducts in response to the input signal being at a first logical level and the second transistor (221) conducts in response to the input signal being at a second logical level to generate an output signal (204, 205) output on the output terminal (204, 205). The second voltage swing of the output signal (204-205) may be different from the first voltage swing of the input signal (202-203).

Abstract translation: 电路（200）可以包括被配置为接收具有第一电压摆幅的输入信号和输出端子（204,205）的输入端子（202,203）。 电路还可以包括第一晶体管（220），第二晶体管（221），第三晶体管（222）和控制电路（210）。 控制电路可以耦合到输入端子（202,203），第一晶体管（220）的栅极端子和第二晶体管（221）的栅极端子。 控制电路可以被配置为基于输入信号（202,203）来调整提供给栅极端子的电压，使得第一晶体管（220）响应于处于第一逻辑电平的输入信号而导通，并且第二晶体管（ 221）响应于输入信号处于第二逻辑电平进行导通以产生在输出端（204,205）上输出的输出信号（204,205）。 输出信号（204-205）的第二电压摆幅可以与输入信号（202-203）的第一电压摆幅不同。

公开(公告)号：WO2009131215A1

公开(公告)日：2009-10-29

申请号：PCT/JP2009/058171

申请日：2009-04-24

Applicant: 日本電気株式会社 ,  鈴木 康之

Inventor： 鈴木 康之

IPC: H03K19/0175

CPC classification number: H03K19/018514 ,  H03K19/01855

Abstract: 　耐圧の低いデバイスを使用し、しかも高出力振幅を得ることができるドライバー回路を提供する。ドライバー回路は、入力信号が加えられる第１のスイッチングトランジスタと、前記スイッチングトランジスタにカスコード接続された第１のトランジスタとを具備し、前記第１のトランジスタの入力に前記第１のスイッチングトランジスタへの前記入力信号に同期し、かつ、レベルが反転した信号を入力する。

Abstract translation: 提供了使用低击穿电压装置并可获得高输出幅度的驱动电路。 驱动器电路包括施加输入信号的第一开关晶体管和与开关晶体管串联连接的第一晶体管。 与第一开关晶体管的输入信号同步并反相的信号被输入到第一晶体管的输入端。

公开(公告)号：WO2013095500A1

公开(公告)日：2013-06-27

申请号：PCT/US2011/066794

申请日：2011-12-22

Applicant: INTEL CORPORATION ,  SCHROM, Gerhard ,  VUNNUM, Ravi Sankar

Inventor： SCHROM, Gerhard ,  VUNNUM, Ravi Sankar

IPC: H03K19/0185

CPC classification number: H03K19/017509 ,  H03K19/00315 ,  H03K19/0185 ,  H03K19/018514 ,  H03K19/018521 ,  H03K19/018528

Abstract: Described herein is a high-voltage level-shifter (HVLS) that can be used for both NMOS and PMOS bridges, exhibits a higher voltage tolerance for over-clocking than traditional level-shifters, has reduced crowbar current in its input driver, and no contention in its output driver. The HVLS comprises an input driver including a first signal conditioning unit, the input driver operating on a first power supply level and for conditioning an input signal as a first signal in the first signal conditioning unit; and a circuit to receive the first signal and to provide a second signal based at least in part on the first signal, the second signal being level-shifted from the first power supply level to a second power supply level, wherein the second power supply level is higher than the first power supply level.

Abstract translation: 这里描述的是可以用于NMOS和PMOS电桥的高电压电平转换器（HVLS），与传统的电平转换器相比，对超频具有更高的电压容限，在其输入驱动器中减少了撬棒电流，而没有 争夺其输出驱动程序。 所述HVLS包括输入驱动器，所述输入驱动器包括第一信号调节单元，所述输入驱动器在第一电源电平上工作并用于调节作为所述第一信号调节单元中的第一信号的输入信号; 以及电路，用于接收所述第一信号并且至少部分地基于所述第一信号提供第二信号，所述第二信号从所述第一电源电平电平移位到第二电源电平，其中所述第二电源电平 高于第一电源电平。

公开(公告)号：WO2011033708A1

公开(公告)日：2011-03-24

申请号：PCT/JP2010/004420

申请日：2010-07-06

Applicant: パナソニック株式会社 ,  江渕剛志 ,  小松義英 ,  中山久留美

Inventor： 江渕剛志 ,  小松義英 ,  中山久留美

IPC: H03K19/0175 ,  H04L25/02

CPC classification number: H03K19/018514 ,  H03K19/00361 ,  H04L25/0276

Abstract: 　伝送システムにおけるドライバ回路において、出力回路（２）は、入力されたデータ信号（ＤＩＮ，ＮＤＩＮ）に応じて差動信号を出力する。電流源制御回路（４）は、差動信号のコモンモード電位（ＶＣＭＮ）が所定の基準電位（ＶＲＥＦ）と一致するように、定電流源（１，３）を制御する。オーバーシュート抑制回路（５）は、電流源制御回路（４）におけるコモンモード電位（ＶＣＭＮ）の入力線に接続されており、制御信号（ＣＯＮＴ１）に従って、コモンモード電位（ＶＣＭＮ）のオーバーシュートを抑制する。

Abstract translation: 在所公开的传输系统的驱动电路中，输出电路（2）根据输入的数据信号（DIN，NDIN）输出差分信号。 电流源控制电路（4）控制恒流源（1,3），使得差分信号的共模电压（VCMN）与预定参考电压（VREF）匹配。 过冲控制电路（5）连接到电流源控制电路（4）中的共模电压（VCMN）的输入线，并且根据控制信号（...）控制共模电压（VCMN）的过冲 CONT1）。

公开(公告)号：WO2005043761A1

公开(公告)日：2005-05-12

申请号：PCT/EP2004/009061

申请日：2004-08-12

Applicant: INFINEON TECHNOLOGIES AG ,  KUZMENKA, Maksim ,  MUFF, Simon ,  RUCKERBAUER, Hermann

Inventor： KUZMENKA, Maksim ,  MUFF, Simon ,  RUCKERBAUER, Hermann

IPC: H03K19/003

CPC classification number: H03K19/018514 ,  H03K19/0175 ,  H03K19/01812

Abstract: Ein Schaltungssystem weist eine Einrichtung (102) zum Ansteuern einer ersten und einer zweiten Speichereinheit mittels eines differentiellen Ansteuersignals auf. Das differentielle Ansteuerungssignal weist ein erstes Ansteuersignal und ein zweites, zu dem ersten Ansteuersignal invertiertes, Ansteuerungssignal auf. Ferner weist das Schaltungssystem eine differentielle Ansteuersignalleitung 120, die eine erste Signalleitung (122) zum Führen des ersten Ansteuersignals und eine zweite Signalleitung (124) zum Führen des zweiten Ansteuersignals aufweist auf. Die erste Schalteinheit (104) ist über die erste Signalleitung (122) und die zweite Schaltungseinheit (106) ist über die zweite Signalleitung (124) mit der Einrichtung (102) zum Ansteuern verbunden.

Abstract translation: 一种电路系统，包括用于通过差分驱动信号的装置驱动的第一和第二存储器单元装置（102）。 所述差动控制信号具有第一驱动器和第二反相为第一驱动信号，驱动信号。 此外，电路系统到差分驱动信号线120，其具有用于引导所述第一驱动信号和用于引导所述第二驱动信号的第二信号线（124）的第一信号线（122）。 经由第一信号线（122）和第二电路单元（106），所述第一开关单元（104）通过与用于驱动所述装置（102）的第二信号线（124）相连接。

公开(公告)号：WO1992009141A1

公开(公告)日：1992-05-29

申请号：PCT/US1991008341

申请日：1991-11-07

Applicant: VLSI TECHNOLOGY, INC. ,  TA, Paul

Inventor： VLSI TECHNOLOGY, INC.

IPC: H03K19/0185

CPC classification number: H03K19/018521 ,  H03K19/0013 ,  H03K19/00361 ,  H03K19/01707 ,  H03K19/018514

Abstract: A differential output buffer (40) formed on a monolithic semiconductor substrate characterized by a bias generator (42) coupled to a voltage source (Vdd) and an output stage (44) coupled to the bias generator. The bias generator develops a bias output (80A, 80B) having a voltage level less than that of the voltage source. The output stage is responsive to a pair of complementary CMOS logic level inputs (D, D*) and uses the bias output of the bias generator to develop a pair of corresponding, low voltage swing outputs (Q, Q*). In one embodiment the bias generator and the output stage operate in an open-loop and produce output signals which swing approximately two volts and in another embodiment the bias generator and the output stage operate in a closed-loop configuration and produce output signals which swing approximately one volt.

公开(公告)号：WO2017083052A2

公开(公告)日：2017-05-18

申请号：PCT/US2016/056905

申请日：2016-10-13

Applicant: QUALCOMM INCORPORATED

Inventor： YUAN, Xiaobin ,  NATONIO, Joseph ,  BARTHOLOMEW, Kevin, Robert ,  PRASAD, Mangal

IPC: H03K19/0175 ,  H03F3/45

CPC classification number: H03G3/20 ,  H03F1/301 ,  H03F3/45197 ,  H03F3/45479 ,  H03F2203/45154 ,  H03F2203/45458 ,  H03F2203/45488 ,  H03F2203/45494 ,  H03G1/0023 ,  H03G1/0029 ,  H03G5/28 ,  H03K19/018514

Abstract: A voltage gain amplifier (VGA) configured to have reduced supply noise. The VGA includes first resistor, first FET, and a first current-source coupled between first and second voltage rails. The VGA includes second resistor, second FET, and second current-source coupled between the voltage rails. A variable resistor is coupled between the respective sources of the first and second FETs. Variable capacitors are coupled between the first or a third voltage rail and the sources of the first and second input FETs, respectively. If capacitors are coupled to the first voltage rail, noise cancellation occurs across the gate-to-source voltages of the FETs if an input differential signal applied to the gates of the FETs is derived from a supply voltage at the first voltage rail. If capacitors are coupled to the third rail, supply noise is reduced if the supply voltage at the third rail is generated by a cleaner regulator.

Abstract translation:

电压增益放大器（VGA），配置为降低电源噪声。 VGA包括第一电阻器，第一FET和耦合在第一和第二电压轨之间的第一电流源。 VGA包括第二电阻器，第二FET和耦合在电压轨之间的第二电流源。 可变电阻器耦合在第一和第二FET的相应源极之间。 可变电容器分别耦合在第一或第三电压轨与第一和第二输入FET的源极之间。 如果电容器耦合到第一电压轨，则如果施加到FET的栅极的输入差分信号是从第一电压轨处的电源电压导出的，则在FET的栅极到源极电压之间发生噪声消除。 如果电容耦合到第三轨，如果第三轨电源电压由更清洁的调节器产生，则电源噪声会降低。

公开(公告)号：WO2016186930A1

公开(公告)日：2016-11-24

申请号：PCT/US2016/031919

申请日：2016-05-11

Applicant: XILINX, INC.

Inventor： MCLEOD, Scott, D. ,  IM, Hsung, Jai ,  CHEN, Stanley, Y.

IPC: G01R31/3185 ,  H03K5/00

CPC classification number: G01R31/041 ,  G01R31/2884 ,  G01R31/318572 ,  H03K3/012 ,  H03K3/3568 ,  H03K19/017527 ,  H03K19/018514 ,  H04L25/0272

Abstract: In one example, a driver circuit includes a differential transistor pair (504) configured to be biased by a current source (502) and including a differential input (516) and a differential output (512). The driver circuit further includes a resistor pair (506) coupled between a node pair and the differential output, a transistor pair coupled between a voltage supply and the node pair, and a bridge transistor coupled between the node pair. The driver circuit further includes a pair of three-state circuit elements (510) having a respective pair of input ports, a respective pair of control ports, and a respective pair of output ports. The pair of output ports is respectively coupled to the node pair. The pair of control ports is coupled to a common node comprising each gate of the transistor pair and a gate of the bridge transistor.

Abstract translation: 在一个示例中，驱动器电路包括被配置为由电流源（502）偏置并包括差分输入（516）和差分输出（512）的差分晶体管对（504）。 驱动器电路还包括耦合在节点对和差分输出之间的电阻器对（506），耦合在电压源和节点对之间的晶体管对以及耦合在节点对之间的桥式晶体管。 驱动器电路还包括一对三态电路元件（510），其具有相应的一对输入端口，相应的一对控制端口和相应的一对输出端口。 输出端口对分别耦合到节点对。 该对控制端口耦合到包括晶体管对的每个栅极和桥式晶体管的栅极的公共节点。