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公开(公告)号：WO2019025835A1
公开(公告)日：2019-02-07
申请号：PCT/IB2017/054773
申请日：2017-08-03
Applicant: TELEFONAKTIEBOLAGET LM ERICSSON (PUBL)
Inventor： WELIN, Annikki , THYNI, Tomas
IPC: H04L1/00 , H04L12/947 , H04L12/939
CPC classification number: H04L1/0045 , H04L1/0061 , H04L1/0082 , H04L49/251 , H04L49/552 , H04L49/555
Abstract: A method and a network node device for performing the method for Cyclic Redundancy Check (CRC) error location detection in a first network node configured for cut-through switching. The method comprises detecting a CRC error in a first frame received from a source network node. The method further comprises adding a Medium Access Control (MAC) address of the first network node to the first frame in response to detecting the CRC error, and forwarding the first frame to a second network node.
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公开(公告)号：WO2019015483A1
公开(公告)日：2019-01-24
申请号：PCT/CN2018/094688
申请日：2018-07-05
Applicant: HUAWEI TECHNOLOGIES CO., LTD.
Inventor： TONIETTO, Davide , LACROIX, Marc-Andre , WONG, Henry
CPC classification number: H04L1/0045 , B64C1/00 , F16J15/123 , H04L43/0823
Abstract: Methods, systems and computer-readable media for optimizing SerDes system parameters based on a bit error rate detected by a forward error correction unit (FEC). A SerDes receiver receives a data stream over a link and uses a (FEC) to detect error information in the received data stream. The system tunes and optimizes one or more SerDes system parameters using the detected error information. The system minimizes power consumption by decreasing power supply voltage until a maximum acceptable input error rate threshold is reached. The (FEC) allows the system to tolerate errors in the input data stream up to the threshold while preventing propagation of these errors in the (FEC) output data stream.
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公开(公告)号：WO2018214920A1
公开(公告)日：2018-11-29
申请号：PCT/CN2018/088085
申请日：2018-05-23
Inventor： PALANDER, Michael
IPC: H04L29/06
CPC classification number: H04L1/0041 , H04L1/00 , H04L1/0045 , H04L1/0071 , H04L1/18 , H04L67/12 , H04L2001/0094 , H04L2012/40215 , H04W4/48
Abstract: A method and computer program performed by a system and a system (60) for communication between electronic control units (ECU's ) in an in-vehicle communi-cations network (50), the method comprising determining (S100) data for transmis-sion from a first electronic control unit (100), encoding (S110) data by means of an encoding unit (120), the encoding unit (120) comprised in the first electronic con-trol unit (100), interleaving (S120) the encoded data by means of an interleaving unit (130), the interleaving unit comprised in the first electronic control unit (100), transmitting (S130) the interleaved encoded data by means of a transmission in-terface (140), the transmission interface (140) comprised in the first electronic con-trol unit (100), receiving (S140) the interleaved encoded data by means of a recep-tion interface (150), the reception interface (150) comprised in a second electronic control unit (110), de-interleaving (S150) the interleaved encoded data by means of a de-interleaving unit (160), the de-interleaving unit (160) comprised in the sec-ond electronic control unit (110), decoding (S160) the encoded data by means of a decoding unit (170), the decoding unit (170) comprised by the second electronic control unit (110), providing (S170) the data at the disposition of the second elec-tronic control unit (110).
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公开(公告)号：WO2018089055A1
公开(公告)日：2018-05-17
申请号：PCT/US2017/039909
申请日：2017-06-29
Applicant: INTEL IP CORPORATION
Inventor： MUECK, Markus Dominik
CPC classification number: H04L29/08 , H04L1/00 , H04L1/0041 , H04L1/0045 , H04W88/06
Abstract: A device includes a plurality of components, including multiple components configured as radio access technology (RAT). A target component of the plurality of components has first and second interfaces coupling the target component to respective first and second other ones of the plurality of components. The device includes a computing platform having a data processing element coupled to the target component. An interface module has compiled program code configured to be executed by the data processing element to cause the processing element to provide at least one black box interface describing and implementing the first and second interfaces. A controller is coupled to the computing platform and the multiple radio components and is configured to substitute data provided according to the at least one black box interface for respective data provided via the first and second interfaces to the first and second other radio components, respectively.
Abstract translation: 一种设备包括多个组件，包括被配置为无线电接入技术（RAT）的多个组件。 多个部件中的目标部件具有将目标部件连接到多个部件中的相应第一和第二其他部件的第一和第二接口。 该设备包括具有耦合到目标组件的数据处理元件的计算平台。 接口模块已经编译了程序代码，该程序代码被配置为由数据处理元件执行以使得处理元件提供至少一个描述和实现第一和第二接口的黑匣子接口。 控制器耦合到计算平台和多个无线电部件，并且被配置为将根据至少一个黑匣子接口提供的数据分别替换为经由第一和第二接口提供给第一和第二其他无线电部件的相应数据。
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5.发明申请SYSTEMS AND METHODS FOR A LOG-LIKELIHOOD RATIO BASED DYNAMIC PRE-PROCESSING SELECTION SCHEME IN A LOW-DENSITY PARITY-CHECK DECODER 审中-公开用于低密度奇偶校验解码器中基于对数比的动态预处理选择方案的系统和方法
公开(公告)号：WO2018069767A1
公开(公告)日：2018-04-19
申请号：PCT/IB2017/001393
申请日：2017-10-13
Applicant: MARVELL WORLD TRADE LTD.
Inventor： ROTTELA, Sir, Varsha , AHIRWAR, Vijay
CPC classification number: H04L1/0045 , H03M13/1102 , H03M13/1111 , H03M13/3707 , H03M13/3723 , H03M13/612 , H03M13/6325 , H03M13/658 , H03M13/6594 , H04L1/0051 , H04L1/0058 , H04L1/0061
Abstract: Embodiments described herein provide a system for dynamically selecting a pre-processing scheme for an LDPC decoder (106). The system includes a receiver configured to detect transmission of a first data packet and receive a first set of data bits corresponding to a first portion of the first data packet. The system further includes a histogram generator (103) configured to calculate log-likelihood ratios for each data bit from the first set of data bits, and generate a histogram based on the calculated log-likelihood ratios. The receiver is configured to continue receiving a second set of data bits corresponding to a second portion of the first data packet. The system further includes a selector (104) configured to activate or inactivate a log-likelihood ratio pre-processing scheme (105) on the received second set of data bits based on characteristics of the histogram.
Abstract translation: 这里描述的实施例提供了一种用于动态选择LDPC解码器（106）的预处理方案的系统。 该系统包括接收器，该接收器被配置为检测第一数据分组的传输并且接收与第一数据分组的第一部分对应的第一组数据比特。 该系统还包括配置成计算来自第一组数据比特的每个数据比特的对数似然比的直方图生成器（103），并且基于计算的对数似然比生成直方图。 接收器被配置为继续接收对应于第一数据分组的第二部分的第二组数据比特。 该系统还包括选择器（104），其被配置为基于直方图的特性来激活或去激活接收到的第二组数据比特上的对数似然比预处理方案（105）。
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Patent Agency Ranking
公开(公告)号：WO2018004013A1
公开(公告)日：2018-01-04
申请号：PCT/JP2017/024880
申请日：2017-06-29
Applicant: MAPPER LITHOGRAPHY IP B.V.
Inventor： WIELAND, Marco Jan-Jaco
CPC classification number: H03M13/2927 , H03M5/00 , H03M5/02 , H03M5/14 , H03M7/14 , H04L1/0041 , H04L1/0045 , H04L27/2278
Abstract: The invention relates to a method and decoding device for receiving an input bit-stream comprising a sequence of n-bit pattern symbols as well as a unique n-bit comma symbol for synchronization, and for generating therefrom a synchronized output comprising a sequence of m-bit pattern words, with m
Abstract translation: 本发明涉及一种用于接收输入比特流的方法和解码设备，该输入比特流包括用于同步的n比特模式符号序列以及唯一的n比特逗号符号并且用于从其生成 包括m位模式字的序列的同步输出，其中m < ñ。 逗号符号允许检测输入比特流中的比特跳跃，以便输出被同步以补偿比特跳跃。 解码设备和解码方法特别简单并且可以应用于设备中，例如， 在包括多个解码设备的光束调制器阵列中，和/或在包括这样的光束调制器阵列的光刻系统中，其中空间和计算资源稀缺，同时仍提供同步能力。
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7.发明申请PROCÉDÉ DE TRANSMISSION D'UN SIGNAL NUMÉRIQUE POUR UN SYSTÈME À AU MOINS UN RELAIS HALF-DUPLEX DYNAMIQUE À LOGIQUE SÉLECTIVE, PRODUIT PROGRAMME ET DISPOSITIF RELAIS CORRESPONDANTS 审中-公开传输方法用于数字信号系统在至少一个半双工中继动态逻辑有选择性的，程序产品和中继设备通讯员
公开(公告)号：WO2017220937A1
公开(公告)日：2017-12-28
申请号：PCT/FR2017/051659
申请日：2017-06-22
Applicant: ORANGE
Inventor： VISOZ, Raphaël , MOHAMAD, Abdulaziz , BERTHET, Antoine
CPC classification number: H04W24/02 , H04B7/15 , H04B7/15521 , H04L1/0045 , H04L1/0057 , H04L1/0061 , H04L1/0077 , H04L5/16 , H04L2001/0097
Abstract: L'invention concerne un procédé de relayage mis en œuvre par un relais half-duplex destiné à un système de télécommunication comprenant plusieurs sources, le relais et un destinataire. Le procédé (1) comprend : un paramétrage d'ensembles L R,b de sources indexés par le temps b , - une définition de règles logiques C b ( L R,b , S R,b , S D,b ), b = 1,..., B -1 qui conduisent à la détermination d'une sélection de messages de sources décodées sans erreur avec lesquelles le relais coopère, une phase (2) de réception comprenant : o la réception de mots de code émis par les sources, cette phase comprenant une étape de décodage pour estimer par source à partir de mots de code reçus un message u S,t associé aux mots de code ( c s ) émis par la source, o la détection d'erreur et la décision (3) par le relais des messages décodés sans erreur, les messages décodés sans erreur déterminant l'ensemble S R,b des sources décodées sans erreur par le relais, - une phase (4) de codage et de transmission vers le destinataire d'un signal représentatif uniquement de la sélection des messages, la phase de réception étant telle que, après chaque réception d'un bloc ( c (b)/ s,t ) des différentes sources, le relais réceptionne et décode une voie de retour provenant de la destination indiquant ( S D,b ) si aucun ou au moins un message est décodé sans erreur, ces messages décodés sans erreur par la destination déterminant l'ensemble S D,b de sources décodées sans erreur par la destination et le procédé étant tel que le relais bascule de la phase de réception à la phase de codage et de transmission uniquement dès qu'une des règles logiques C i est valide.
Abstract translation:
本发明涉及一种方法 由半双工中继destinà实现的中继中继 ＆Agrave; 一个包括几个来源的电信系统，中继和一个接收者。 d＆oacute的过程; （1）包括：由时间索引的一组源，其中， / i> - 逻辑重置的定义C I> R b 的 取值的<子>的 R b 的 取值 <子 > D，b），b = 1，...，B-1，其导致＆agrave; 确定来自与所述中继器协作的无错编码源的消息的选择，接收阶段（2）包括：码字接收; 这个阶段包括一个解码步骤，通过来源进行估计。 从代码字中接收到消息u S，t associate＆oacute; 由源放置的码字（ c
），错误检测和决定 3）通过中继无错误的编码消息，无错误地消息定义了集合S，b ，t ）之后， >），中继站接收并解码来自目的地的返回信道，指示（S ，b 如果否，或者至少一个消息被解码 没有错误，这些消息Dé鳕鱼＆eacute; S无误差由目的地Dé结尾的所有的取值的<子>的 d B'/ I> 源Dé 编码没有错误的目的地和程序d＆oacute; 使得继电器从接收阶段切换到下一阶段。 只有当其中一个逻辑 寄存器是编码和传输阶段时 有效的。 -
8.发明申请DEVICE AND METHOD FOR ADJUSTING TRANSMISSION SIZE IN CASE OF DECODING FAILURES 审中-公开在解码失败情况下调整传输大小的装置和方法
公开(公告)号：WO2017176147A1
公开(公告)日：2017-10-12
申请号：PCT/RU2016/000196
申请日：2016-04-06
Inventor： POLIANSKII, Nikita Andreevich , TREFILOV, Mikhail Petrovich , MURATCHAEV, Sultanmurad Sultanhanovich
CPC classification number: H04L1/1864 , H04L1/0007 , H04L1/0045 , H04L1/0055 , H04L1/0057 , H04L1/1671
Abstract: The disclosure relates to a device (200) for adjusting a size for transmissions of encoded symbols over a communication link in case of decoding failures, the device (200) comprising: a Soft-Input-Soft-Output (SISO) decoder (201) configured to decode input information (L in (l) , 202) derived from a transmission of encoded symbols (r (l) ) over a communication link to obtain output information (L out (l) , 204); a failure detector (203) configured to detect a decoding failure (206) of the SISO decoder (201 ) based on an evaluation of the output information (L out (l) , 204); and a processor (205) configured to adjust a size (N', 208) for a next transmission of encoded symbols (r (l+1) ) based on a functional relation of an average bit-wise entropy ( H ) of the output information (L out (l) , 204) normalized with respect to the input information (L in (l) , 202) in case of a decoding failure (206).
Abstract translation: 本公开涉及一种用于在解码失败的情况下调整通过通信链路的编码码元的传输的大小的设备（200），所述设备（200）包括：软输入 - 软输入 - 输出（SISO）解码器（201），其被配置为解码从编码符号（r（l）（l）的传输导出的输入信息（L in（l） ）通过通信链路来获得输出信息（L out（t）（l），204）; 故障检测器（203），其被配置为基于对所述输出信息（L out（t）（l））的评估来检测所述SISO解码器（201）的解码失败（206） ，204）; 以及处理器（205），被配置为基于平均比特方式的平均函数关系来调整用于编码符号（r（1 + 1））的下一次传输的大小（N'，208） 相对于输入信息（L in）（n = 0）归一化的输出信息（L out（t）（t），204）的熵（H） 在解码失败的情况下（206），（sup）（1），202）。
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公开(公告)号：WO2017176031A1
公开(公告)日：2017-10-12
申请号：PCT/KR2017/003691
申请日：2017-04-04
Applicant: SAMSUNG ELECTRONICS CO., LTD.
Inventor： MYUNG, Se-ho , KIM, Kyung-joong , JEONG, Hong-sil
CPC classification number: H04L1/0057 , H03M13/1105 , H03M13/116 , H03M13/1165 , H03M13/152 , H03M13/255 , H03M13/2906 , H03M13/3776 , H03M13/616 , H03M13/6393 , H04L1/0045 , H04L1/0065 , H04L1/007 , H04L1/0071
Abstract: A receiver is provided. The receiver includes: a first decoder configured to decode a superposition-coded signal by using a parity check matrix to generate Low Density Parity Check (LDPC) information word bits and first parity bits corresponding to a first layer signal; an encoder configured to encode the LDPC information word bits and the first parity bits to generate second parity bits, or encode the LDPC information word bits to generate the first parity bits and the second parity bits, by using the parity check matrix; and a second decoder configured to decode a signal which is generated by removing the first layer signal, corresponding to the LDPC information word bits, the first parity bits, and the second parity bits, from the superposition-coded signal, to reconstruct bits transmitted through the second layer signal.
Abstract translation:
提供接收器。 该接收器包括：第一解码器，被配置为通过使用奇偶校验矩阵来解码叠加编码信号以生成与第一层信号相对应的低密度奇偶校验（LDPC）信息字比特和第一奇偶校验比特; 编码器，被配置为通过使用所述奇偶校验矩阵对所述LDPC信息字比特和所述第一奇偶校验比特进行编码以生成第二奇偶校验比特，或者对所述LDPC信息字比特进行编码以生成所述第一奇偶校验比特和所述第二奇偶校验比特; 以及第二解码器，被配置为解码通过从所述重叠编码的信号中去除对应于所述LDPC信息字比特，所述第一奇偶校验比特和所述第二奇偶校验比特的所述第一层信号而生成的信号，以重建通过 第二层信号。
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10.发明申请MEMORY MANAGEMENT AND PATH SORTING IN A POLAR CODE SUCCESSIVE CANCELLATION LIST DECODER 审中-公开极地编码连续取消列表解码器中的存储器管理和路径分配
公开(公告)号：WO2017091655A1
公开(公告)日：2017-06-01
申请号：PCT/US2016/063479
申请日：2016-11-23
Applicant: COHERENT LOGIX, INCORPORATED
Inventor： RAZA, Zahir , SHELBY, Kevin A.
IPC: H03M13/13
CPC classification number: H04L1/0045 , G06F11/10 , H03M13/13 , H03M13/37 , H04L1/0058
Abstract: Various embodiments are described of a system and method for improved SCL decoder operation. In particular, various embodiments are described which improve the efficiency of the buffer management based on updated path metric statistics. In some embodiments, the SCL decoder may perform selective replacement to limit the extent of LLR updates per row only to the statistics that have changed since the previous update cycle. In some embodiments, the SCL decoder may perform deferred updates, which may involves in-place calculation of both û φ = 0 and û φ = 1 bit estimate (LLR) updates based on the row from which the updated row will be derived.
Abstract translation: 描述了用于改善SCL解码器操作的系统和方法的各种实施例。 具体而言，描述了基于更新的路径量度统计来提高缓冲器管理的效率的各种实施例。 在一些实施例中，SCL解码器可以执行选择性替换以将每行的LLR更新的范围仅限于自从先前更新周期以来已经改变的统计。 在一些实施例中，SCL解码器可以执行延期更新，这可能涉及就地计算两者并且计算φi = 0和i i >＆ucirc;＆lt; sub＆gt;＆lt; i＆gt; = 1位估计（LLR）根据更新的行将被导出的行更新。
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