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    METHOD FOR CYCLE ACCURATE DATA TRANSFER IN A SKEWED SYNCHRONOUS CLOCK DOMAIN
    1.
    发明申请
    METHOD FOR CYCLE ACCURATE DATA TRANSFER IN A SKEWED SYNCHRONOUS CLOCK DOMAIN 审中-公开
    在同步同步时钟域中循环精确数据传输的方法

    公开(公告)号：WO2016203492A2

    公开(公告)日：2016-12-22

    申请号：PCT/IN2016/000155

    申请日：2016-06-14

    申请人： GYAN, Prakash ,  NIDHIR, Kumar

    发明人： GYAN, Prakash ,  NIDHIR, Kumar

    IPC分类号： G06F1/04

    CPC分类号： G06F1/04 ,  G06F5/06 ,  G06F5/10 ,  G06F9/30134 ,  G06F2205/123 ,  G11C7/10 ,  G11C7/1093 ,  G11C7/22

    摘要： A method and system for cycle accurate data transfer between skewed source synchronous clocks is envisaged. The procedure starts through reset. On reset, both the write and read address registers are set to point to location 0. Source clock is stopped to disable active clock edges to both write and read address registers during the reset procedure. The source clock is subsequently started to deliver active edges to both write and read address registers. On every active source clock edge, data is pushed into the data register based on the location pointed by write address register. On every skewed active clock edge, data is read from the data register based on the address pointed by read address register. Due to the delayed nature of clock reaching the read address register, write address register increments first and stores data into the data register.

    摘要翻译： 设想了偏斜源同步时钟之间的循环精确数据传输的方法和系统。 程序从复位开始。 复位时，写入和读取地址寄存器均设置为指向位置0.源时钟停止，以在复位过程中禁用写入和读取地址寄存器的有效时钟边沿。 源时钟随后开始向写入和读取地址寄存器传送有效边沿。 在每个有源源时钟沿，数据按写地址寄存器指向的位置被推入数据寄存器。 在每个偏置的有源时钟沿，根据读地址寄存器指向的地址从数据寄存器读取数据。 由于时钟到达读地址寄存器的延迟性，写地址寄存器首先增加，并将数据存储到数据寄存器中。

    半導体装置
    3.
    发明申请
    半導体装置 审中-公开
    半导体器件

    公开(公告)号：WO2013099035A1

    公开(公告)日：2013-07-04

    申请号：PCT/JP2011/080532

    申请日：2011-12-29

    申请人： ルネサスエレクトロニクス株式会社 ,  飯島 正章 ,  出口 光宏

    发明人： 飯島　正章 ,  出口　光宏

    IPC分类号： H03K5/00 ,  H03K5/13

    CPC分类号： G11C11/4076 ,  G06F13/1689 ,  G11C7/1066 ,  G11C7/1093 ,  G11C7/222 ,  G11C11/4093 ,  G11C29/023 ,  G11C29/028 ,  H03K5/159 ,  H03K19/0016 ,  H03K19/096

    摘要： 　半導体装置（１）に設けられたインターフェース回路（５）は、クロック信号（ＣＫ）に基づいて外部メモリ装置（２）に動作クロックを供給し、外部メモリ装置（２）からデータ信号（ＤＱ）およびストローブ信号（ＤＱＳ）を受信する。インターフェース回路（５）は、受信したストローブ信号（ＤＱＳ）を遅延させる遅延回路（２５）を含む。遅延回路（２５）は、第１の調整回路（２６）と、第１の調整回路（２６）と直列に接続された第２の調整回路（２７）とを含む。第１の調整回路（２６）は、ストローブ信号（ＤＱＳ）の遅延量を、クロック信号（ＣＫ）の設定周波数に応じた複数段階に調整可能である。第２の調整回路（２７）は、ストローブ信号（ＤＱＳ）の遅延量を、第１の調整回路（２６）よりも細かい精度で調整可能である。

    摘要翻译： 为半导体器件（1）提供的接口电路（5）基于时钟信号（CK）向外部存储器件（2）提供工作时钟，并且接收数据信号（DQ）和选通脉冲 来自外部存储器件（2）的信号（DQS）。 接口电路（5）包括用于延迟所接收的选通信号（DQS）的延迟电路（25）。 延迟电路（25）包括串联连接到第一调整电路（26）的第一调整电路（26）和第二调整电路（27）。 第一调整电路（26）能够在对应于时钟信号（CK）的设定频率的多个级中调整选通信号（DQS）的延迟量。 第二调整电路（27）能够以比第一调整电路（26）更精确的精度来调节选通信号（DQS）的延迟量。

    TIMING CALIBRATION FOR MULTIMODE I/O SYSTEMS
    4.
    发明申请
    TIMING CALIBRATION FOR MULTIMODE I/O SYSTEMS 审中-公开
    多模I / O系统的时序校准

    公开(公告)号：WO2012118714A2

    公开(公告)日：2012-09-07

    申请号：PCT/US2012026583

    申请日：2012-02-24

    申请人： RAMBUS INC ,  OH KYUNG SUK ,  BANSAL AKASH

    发明人： OH KYUNG SUK ,  BANSAL AKASH

    CPC分类号： G06F1/08 ,  G06F13/1689 ,  G11C7/1066 ,  G11C7/1093 ,  G11C29/022 ,  G11C29/023 ,  G11C29/028 ,  G11C2207/2254

    摘要： Integrated circuit devices that operate in different modes. In a low data rate mode, data is transferred between the integrated circuit devices at a low data rate, or no data is transferred at all. In a high data rate mode, data is transferred between integrated circuit devices at a high data rate. A transition mode facilitates the transition from the low data rate mode to the high data rate mode. During the transition mode data is transferred between the integrated circuit devices at an intermediate data rate greater than the low data rate but lower than the high data rate. Also during the transition mode, parameters affecting the transmission of data between the integrated circuit devices are calibrated at the high data rate.

    摘要翻译： 在不同模式下工作的集成电路器件。 在低数据速率模式下，以低数据速率在集成电路设备之间传输数据，或完全没有数据传输。 在高数据速率模式下，以高数据速率在集成电路器件之间传输数据。 转换模式有助于从低数据速率模式转换到高数据速率模式。 在转换模式期间，以大于低数据速率但低于高数据速率的中间数据速率在集成电路器件之间传送数据。 而且在转换模式期间，在高数据速率下校准影响集成电路器件之间的数据传输的参数。

    PROTOCOL INCLUDING A COMMAND-SPECIFIED TIMING REFERENCE SIGNAL
    6.
    发明申请
    PROTOCOL INCLUDING A COMMAND-SPECIFIED TIMING REFERENCE SIGNAL 审中-公开
    协议包括一个指定的时序参考信号

    公开(公告)号：WO2012012054A1

    公开(公告)日：2012-01-26

    申请号：PCT/US2011/040690

    申请日：2011-06-16

    申请人： RAMBUS INC. ,  SHAEFFER, Ian ,  GIOVANNINI, Thomas J.

    发明人： SHAEFFER, Ian ,  GIOVANNINI, Thomas J.

    IPC分类号： G11C7/22 ,  G11C7/10

    CPC分类号： G06F13/1689 ,  G06F12/00 ,  G11C7/10 ,  G11C7/1066 ,  G11C7/1093 ,  G11C7/222 ,  G11C2207/2254

    摘要： Apparatus and methods for operation of a memory controller, memory device and system are described. During operation, the memory controller transmits a read command which specifies that a memory device output data accessed from a memory core. This read command contains information which specifies whether the memory device is to commence outputting of a timing reference signal prior to commencing outputting of the data. The memory controller receives the timing reference signal if the information specified that the memory device output the timing reference signal. The memory controller subsequently samples the data output from the memory device based on information provided by the timing reference signal output from the memory device.

    摘要翻译： 描述了用于存储器控制器，存储器件和系统的操作的装置和方法。 在操作期间，存储器控制器发送读取命令，该命令指定存储器件输出从存储器核心访问的数据。 该读取命令包含指定在开始输出数据之前存储器件是否开始输出定时参考信号的信息。 如果信息指定存储器件输出定时参考信号，则存储器控制器接收定时参考信号。 存储器控制器随后基于从存储器件输出的定时参考信号提供的信息对从存储器件输出的数据进行采样。

    TECHNIQUES FOR MULTI-WIRE ENCODING WITH AN EMBEDDED CLOCK
    8.
    发明申请
    TECHNIQUES FOR MULTI-WIRE ENCODING WITH AN EMBEDDED CLOCK 审中-公开
    用嵌入式时钟进行多线编码的技术

    公开(公告)号：WO2008151251A1

    公开(公告)日：2008-12-11

    申请号：PCT/US2008/065809

    申请日：2008-06-04

    申请人： RAMBUS, INC. ,  WARE, Frederick, A. ,  KIZER, Jade

    发明人： WARE, Frederick, A. ,  KIZER, Jade

    IPC分类号： H03K7/02

    CPC分类号： H03M5/16 ,  G11C7/1066 ,  G11C7/1093 ,  G11C7/222 ,  H03K3/356026 ,  H03K19/01855 ,  H03M5/20 ,  H04L25/0272 ,  H04L25/4906 ,  H04L25/4917

    摘要： Techniques for multi-wire encoding with an embedded clock are disclosed. In one particular exemplary embodiment, the techniques may be realized as a transmitter component. The transmitter component may comprise at least one encoder module to generate a set of symbols, each symbol being represented by a combination of signal levels on a set of wires. The transmitter component may also comprise at least one signaling module to transmit one or more of the symbols over the set of wires according to a transmit clock. The transmitter component may additionally comprise control logic to restrict transmission of first and second subsets of the set of symbols to respective first and second portions of a clock cycle of the transmit clock, such that a signal differential among at least two of the set of wires exhibits a switching behavior that has a same frequency as the transmit clock.

    摘要翻译： 公开了一种具有嵌入式时钟的多线编码技术。 在一个特定的示例性实施例中，这些技术可以被实现为发射器部件。 发射机组件可以包括至少一个编码器模块以产生一组符号，每个符号由一组线路上的信号电平的组合表示。 发射机组件还可以包括至少一个信令模块，用于根据传输时钟在一组线路上传输一个或多个符号。 发射机组件可以另外包括控制逻辑，以将该组符号的第一和第二子集的发射限制到发射时钟的时钟周期的相应第一和第二部分，使得在该组线中的至少两个之间的信号差分 表现出与发送时钟频率相同的开关行为。

    PSEUDO-DUAL PORT MEMORY HAVING A CLOCK FOR EACH PORT
    10.
    发明申请
    PSEUDO-DUAL PORT MEMORY HAVING A CLOCK FOR EACH PORT 审中-公开
    PSEUDO-DUAL PORT MEMORY具有每个端口的时钟

    公开(公告)号：WO2007111709A2

    公开(公告)日：2007-10-04

    申请号：PCT/US2006/061044

    申请日：2006-11-17

    申请人： QUALCOMM Incorporated ,  JUNG, Chang Ho

    发明人： JUNG, Chang Ho

    CPC分类号： G11C7/22 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/1075 ,  G11C7/1078 ,  G11C7/1093 ,  G11C7/222 ,  G11C8/16 ,  G11C2207/108 ,  G11C2207/2281 ,  G11C2207/229

    摘要： A pseudo-dual port memory has a first port, a second port, and an array of six-transistor memory cells. A first memory access is initiated upon a rising edge of a first clock signal received onto the first port. A second memory access is initiated in response to a rising edge of a second clock signal received onto the second port. If the rising edge of the second clock signal occurs within a first period of time, then the second memory access is initiated immediately following completion of the first memory access in pseudo-dual port fashion. If the rising edge of the second clock signal occurs later within a second period of time, then the second memory access is delayed until after a second rising edge of the first clock signal. The durations of the first and second memory accesses do not depend on the duty cycles of the clock signals.

    摘要翻译： 伪双端口存储器具有第一端口，第二端口和六晶体管存储器单元的阵列。 在接收到第一端口的第一时钟信号的上升沿开始第一存储器访问。 响应于接收到第二端口上的第二时钟信号的上升沿而启动第二存储器访问。 如果第二时钟信号的上升沿在第一时间段内发生，则在伪双端口方式完成第一存储器访问之后立即启动第二存储器访问。 如果第二时钟信号的上升沿在第二时间段内稍后发生，则第二存储器访问被延迟直到第一时钟信号的第二上升沿。 第一和第二存储器访问的持续时间不依赖于时钟信号的占空比。