公开(公告)号：WO2023087284A1

公开(公告)日：2023-05-25

申请号：PCT/CN2021/131935

申请日：2021-11-19

Applicant: 华为技术有限公司

Inventor： 童亮 ,  张珊 ,  孙世虎 ,  刘国文

IPC: H01L23/485

Abstract: 本申请公开了一种封装结构、其制备方法、封装模组及电子设备。其中，在封装结构中包括框架板、第一电子元器件、填充材料和多个导电连接垫；框架板具有第一表面和第二表面，框架板中有通孔和镂空区域；第一电子元器件通过填充材料固定于镂空区域内；多个导电连接垫包括与通孔电连接的且位于第一表面上的第一导电连接垫和位于第二表面上的第二导电连接垫，与第一电子元器件电连接且位于第一表面上的第三导电连接垫和位于第二表面上的第四导电连接垫。由于与通孔电连接的导电连接垫和与第一电子元器件电连接的导电连接垫形成在同一表面上，这样就可以使位于同一表面上的导电连接垫的高度差控制在20μm内，从而降低封装结构与电路板装贴的风险。

公开(公告)号：WO2023034773A1

公开(公告)日：2023-03-09

申请号：PCT/US2022/075631

申请日：2022-08-30

Applicant: WOLFSPEED, INC.

Inventor： RADULESCU, Fabian ,  NOORI, Basim ,  SHEPPARD, Scott ,  LIM, Kwangmo Chris

IPC: H01L23/04 ,  H01L23/057 ,  H01L23/36 ,  H01L23/482 ,  H01L29/41 ,  H01L23/485 ,  H01L23/66 ,  H01L23/08 ,  H01L23/31

Abstract: A radio frequency ("RF") transistor amplifier die includes a semiconductor layer structure having a plurality of transistor cells, and an insulating layer on a surface of the semiconductor layer structure. Conductive pillar structures protrude from the insulating layer opposite the surface of the semiconductor layer structure, and are configured to provide input signal, output signal, or ground connections to the transistor cells. The ground connections are arranged between the input and/or output signal connections to the transistor cells. Related devices and packages are also discussed.

公开(公告)号：WO2023027811A1

公开(公告)日：2023-03-02

申请号：PCT/US2022/035751

申请日：2022-06-30

Applicant: QUALCOMM INCORPORATED

Inventor： CHEN, Yujen ,  HSU, Hung-Yuan ,  HE, Dongming

IPC: H01L23/485 ,  H01L21/60

Abstract: An integrated device (e.g., a flip chip) (100) comprises: a die portion (102) comprising a plurality of pads (107a, 107b) and a plurality of under bump metallization interconnects (109a, 109b) coupled to the plurality of pads (107a, 107b); and a plurality of pillar interconnects (104a, 104b) coupled to the plurality of under bump metallization interconnects (109a, 109b), wherein the plurality of pillar interconnects (104a, 104b) comprises a first pillar interconnect (104a) comprising a first cavity (209) and a second pillar interconnect (104b) comprising a second cavity (209). The cavity (209) may extend partially through a height of the pillar interconnect (104a, 104b). A planar cross section that extends through the cavity (209) of the pillar interconnect (104a, 104b) may comprise an O shape. A plurality of solder interconnects (106a, 106b) may be coupled to the plurality of pillar interconnects (104a, 104b) and may comprise solder interconnects (106a, 106b) located in the cavities (209) of the pillar interconnects (104a, 104b). The pillar interconnect (104a, 104b) may comprise: a first pillar interconnect portion (204) comprising a first width; and a second pillar interconnect portion (206) comprising a second width that is different (e.g., smaller) than the first width, wherein the cavity (209) of the pillar interconnect (104a, 104b) may be located in the second pillar interconnect portion (206). The pillar interconnect (104a, 104b) may comprise a shape of a top hat. A method (700) for fabricating the integrated device (100) may comprise providing the die portion (102) and forming the plurality of pillar interconnects (104). Forming the plurality of pillar interconnects (104) may comprise: forming and patterning a first photoresist layer (600) over the die portion (102); forming a first pillar interconnect portion (602) (e.g., ring-shaped); removing the first photoresist layer (600); forming and patterning a second photoresist layer (610) over the die portion (102) (e.g., with a circular pattern with a diameter between the inner and outer diameter of the ring-shaped first interconnect portion (602)); and forming a second pillar interconnect portion over the first pillar interconnect portion (602) such that the first cavity (209) is formed in the second pillar interconnect portion. Forming the plurality of pillar interconnects (104) may further comprise forming the solder interconnects (106) over the cavities (209) of the pillar interconnects (104). The second photoresist layer (610) may be removed after the formation of the first solder interconnects (106). Portions of the under bump metallization layer (109) may then be removed and the plurality of solder interconnects (106) may be reflowed. A package (400) comprises a substrate (402) and the integrated device (100) coupled to the substrate (402) through the plurality of pillar interconnects (104a, 104b) and the plurality of solder interconnects (106a, 106b). The solder interconnect (106a, 106b) may comprise an intermetallic compound (IMC) (406a, 406b), which may be formed when metal from a substrate interconnect (422a, 422b) and/or the pillar interconnect (104a, 104b) diffuses in the solder interconnect (106a, 106b) upon solder reflow process used to couple the integrated device (100) to the substrate (402). The cavities (209) allow more surface area for the solder interconnects (106a, 106b) to couple to, thus providing a more robust and reliable joint between the integrated device (100) and the substrate (402). The cavities (209) also allow more solder interconnect (106a, 106b) to be located between the pillar interconnects (104a, 104b) and the substrate (402), without causing a short between neighbouring interconnects (104a, 104b) of the substrate (402).

公开(公告)号：WO2023278362A2

公开(公告)日：2023-01-05

申请号：PCT/US2022/035195

申请日：2022-06-28

Applicant: MACOM TECHNOLOGY SOLUTIONS HOLDINGS, INC

Inventor： LONG, Rathnait ,  STRUBLE, Wayne ,  CARLSON, Douglas

IPC: H01L21/60 ,  H01L23/485 ,  H03H3/04 ,  H03H9/05 ,  H03H3/02 ,  B33Y10/00 ,  H01L21/67 ,  H01L23/31 ,  B22F10/10 ,  B22F10/85 ,  B33Y50/02 ,  B33Y80/00 ,  H01L2224/0391 ,  H01L2224/0401 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05664 ,  H01L2224/05681 ,  H01L2224/05684 ,  H01L2224/1131 ,  H01L2224/11312 ,  H01L2224/11318 ,  H01L2224/11901 ,  H01L2224/13012 ,  H01L2224/13013 ,  H01L2224/13014 ,  H01L2224/13015 ,  H01L2224/13017 ,  H01L2224/13019 ,  H01L2224/13111 ,  H01L2224/13124 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13157 ,  H01L2224/13166 ,  H01L2224/13176 ,  H01L2224/13181 ,  H01L2224/14051 ,  H01L2224/14135 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L23/3171 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/742 ,  H03H2003/023 ,  H03H2003/0442 ,  H03H9/0523

Abstract: In an embodiment, a semiconductor device (100) comprises a three- dimensionally printed flip chip interconnect (102) that includes an electrically conductive ink material that is compatible with a three-dimensional printing technology, the three-dimensionally printed flip chip interconnect (102) being located on a metal surface (chip pad) (104) of a semiconductor chip. The three-dimensional printing technology may be a direct write printing technology, an inkjet printing technology, or an aerosol jet printing technology. The three-dimensionally printed flip chip interconnect (102) may have a cylindrical shape. A distal end (202) of the three-dimensionally printed flip chip interconnect (102) may have a polygon shaped surface. A printing map (700) that defines a location of the chip pad (104) on the semiconductor chip may be generated, wherein the electrically conductive ink material is deposited via the three- dimensional printing technology based on the printing map (700). Example semiconductor devices can include, but are not limited to: a bulk acoustic wave device, a monolithic microwave integrated circuit, an integrated circuit, a passive integrated circuit, a microelectrochemical system, a magnetic material-based circuit, a combination thereof, and/or the like. The chip may further include one or more semiconductor features including, but not limited to: resonators, resistors, capacitors, inductors, a combination thereof, and/or the like. In a further embodiment, a method of processing a semiconductor comprises tuning a resonator (800) of a semiconductor device by depositing an ink material onto a surface of the resonator (800), wherein the depositing is performed via a three-dimensional printing technology. The resonator (800) may comprise an electrode (804) adjacent to a piezoelectric layer (802), wherein the ink material is deposited onto at least one of: the electrode (804) and the piezoelectric layer (802). A printing map (700) that defines a location of the resonator (800) on a semiconductor chip may be generated, wherein the ink material may be deposited via the three-dimensional printing technology based on the printing map (700).

公开(公告)号：WO2022200079A1

公开(公告)日：2022-09-29

申请号：PCT/EP2022/056324

申请日：2022-03-11

Applicant: AMS-OSRAM INTERNATIONAL GMBH

Inventor： PERZLMAIER, Korbinian ,  PFEUFFER, Alexander ,  EICHINGER, Christian ,  LEBER, Andreas

IPC: H01L21/60 ,  H01L21/603 ,  H01L23/485 ,  H01L23/00 ,  H01L33/40 ,  H01L33/62

Abstract: In mindestens einer Ausführungsform umfasst der optoelektronische Halbleiterchip (1) - eine Halbleiterschichtenfolge (2) mit einer Bodenseite (20), - eine Bodenbeschichtung (3) an der Bodenseite (20), und - eine Elektrodenschicht (4) an einer der Halbleiterschichtenfolge (2) abgewandten Unterseite (30) der Bodenbeschichtung (3), wobei - die Bodenbeschichtung (3) einen Dickengradienten und zumindest eine Kammlinie (33) aufweist, an der die Bodenbeschichtung (3) am dicksten ist, - sich die Elektrodenschicht (4) über die zumindest eine Kammlinie (33) erstreckt, sodass eine der Halbleiterschichtenfolge (2) abgewandte Kontaktseite (40) der Elektrodenschicht (4) die Bodenbeschichtung (3) formtreu nachformt, und - durch die zumindest eine Kammlinie (33) eine elektrische und mechanische Kontaktebene (P) der Kontaktseite (40) parallel zur Bodenseite (20) festgelegt ist.

公开(公告)号：WO2022198785A1

公开(公告)日：2022-09-29

申请号：PCT/CN2021/097005

申请日：2021-05-28

Applicant: 武汉新芯集成电路制造有限公司

Inventor： 周俊 ,  孙鹏 ,  杨道虹

IPC: H01L23/482 ,  H01L23/485 ,  H01L23/31 ,  H01L21/56 ,  H01L21/60

Abstract: 本发明涉及一种半导体装置及其形成方法。所述半导体装置中，在半导体基底上设置有重布线和覆盖部分所述重布线的钝化层，所述重布线中用于设置焊点连接的部分从所述钝化层中露出，并且，所述钝化层中具有应力释放孔，所述应力释放孔与所述重布线之间的横向距离大于0。所述应力释放孔便于及时释放在形成焊点连接的过程中在钝化层中产生的应力，可以降低焊点连接形成后重布线或者钝化层发生剥离或破裂的风险，有助于提高焊点连接工艺的良率。

公开(公告)号：WO2022087892A1

公开(公告)日：2022-05-05

申请号：PCT/CN2020/124410

申请日：2020-10-28

Applicant: 京东方科技集团股份有限公司 ,  合肥鑫晟光电科技有限公司

Inventor： 何敏 ,  王静 ,  谢晓冬 ,  张天宇 ,  赵雪 ,  钟腾飞 ,  张新秀 ,  桑华煜 ,  曲峰

IPC: G02F1/1345 ,  G09F9/30 ,  H01L23/485

Abstract: 一种驱动背板，包括基底（1），设置于基底（1）上的绝缘层（2）和多个导电结构（3）；导电结构（3）包括第一导电层（31）和第二导电层（32），第一导电层（31）和第二导电层（32）的相接触的区域包括至少部分平面接触区（101）；绝缘层（2）在对应导电结构（3）的位置开设有开口（20）；开口（20）在基底（1）上的正投影与第一导电层（31）和第二导电层（32）的平面接触区（101）在基底上的正投影重合。驱动背板还包括虚设绑定端（4），虚设绑定端（4）包括第一绑定端（41）和第二绑定端（42）；第一绑定端（41）包括开设在第二膜层（22）中的第一开口（220）和暴露于第一开口（220）处的第一膜层（21）；第二绑定端（42）与导电结构（3）的结构相同，且第二绑定端（42）悬空；虚设绑定端（4）设置于绑定区，且虚设绑定端（4）设置于沿直线方向L排布的绑定电极（11）的至少一个末端位置。

公开(公告)号：WO2022014863A1

公开(公告)日：2022-01-20

申请号：PCT/KR2021/006943

申请日：2021-06-03

Applicant: 주식회사 테라온

Inventor： 김윤진 ,  김현준 ,  장상현

IPC: H01L23/29 ,  H01L23/485 ,  H01L23/373 ,  H01L23/488 ,  H01L29/739

Abstract: 본 발명의 전력 반도체 패키지는 전력 반도체 칩; 상기 전력 반도체 칩 하부에 위치하는 구리층; 상기 구리층 하부에 위치하는 에폭시 절연층; 상기 에폭시 절연층 하부에 위치하는 메탈 베이스 플레이트; 상기 메탈 베이스 플레이트 하부에 위치하는 히트 싱크;를 포함하고, 상기 에폭시 절연층은 아미노 페놀계 에폭시 수지인 전력 반도체 패키지 를 포함할 수 있다.

公开(公告)号：WO2021259536A2

公开(公告)日：2021-12-30

申请号：PCT/EP2021/061372

申请日：2021-04-30

Applicant: SIEMENS AKTIENGESELLSCHAFT

Inventor： WAGNER, Claus Florian ,  WOITON, Michael

IPC: H01L21/60 ,  H01L23/488 ,  H01L23/485 ,  H01L23/498 ,  H01L23/58 ,  H01L21/4867 ,  H01L2224/0603 ,  H01L2224/11003 ,  H01L2224/111 ,  H01L2224/1132 ,  H01L2224/11332 ,  H01L2224/11334 ,  H01L2224/11848 ,  H01L2224/119 ,  H01L2224/11901 ,  H01L2224/11903 ,  H01L2224/13082 ,  H01L2224/13083 ,  H01L2224/13124 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13157 ,  H01L2224/13169 ,  H01L2224/1318 ,  H01L2224/13294 ,  H01L2224/13339 ,  H01L2224/141 ,  H01L2224/1412 ,  H01L2224/16227 ,  H01L2224/27003 ,  H01L2224/271 ,  H01L2224/2732 ,  H01L2224/27332 ,  H01L2224/27334 ,  H01L2224/27848 ,  H01L2224/279 ,  H01L2224/27901 ,  H01L2224/27903 ,  H01L2224/29082 ,  H01L2224/29083 ,  H01L2224/29124 ,  H01L2224/29139 ,  H01L2224/29144 ,  H01L2224/29147 ,  H01L2224/29157 ,  H01L2224/29169 ,  H01L2224/2918 ,  H01L2224/29294 ,  H01L2224/29339 ,  H01L2224/3003 ,  H01L2224/30051 ,  H01L2224/301 ,  H01L2224/3012 ,  H01L2224/3016 ,  H01L2224/32227 ,  H01L2224/33181 ,  H01L2224/73203 ,  H01L2224/73253 ,  H01L2224/8184 ,  H01L2224/8384 ,  H01L23/49811 ,  H01L23/49833 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/27 ,  H01L24/29 ,  H01L24/30 ,  H01L24/32 ,  H01L24/33 ,  H01L24/73 ,  H01L24/81 ,  H01L24/83

Abstract: Um ein verbessertes Schaltverhalten und eine höhere maximale Stromdichte zu erreichen, wird vorgeschlagen, dass in einem Verfahren zur Kontaktierung eines Leistungshalbleiters (2) auf einem Substrat (4) der Leistungshalbleiter (2) auf einer dem Substrat (4) zugewandten Seite (8) mindestens zwei elektrisch voneinander isolierte Kontaktbereiche (10, 12) aufweist, wobei die mindestens zwei elektrisch voneinander isolierten Kontaktbereiche (10, 12) des Leistungshalbleiters (2) mittels einer strukturierten, insbesondere metallischen, Verbindungsschicht (26), welche mindestens zwei Sinterschichten (20, 24, 36) umfasst, mit dem Substrat (4) stoffschlüssig verbunden werden, wobei die mindestens zwei Sinterschichten (20, 24, 36) im Wesentlichen geschlossen sind, d.h., im Gegensatz zum Siebdruck, mit einer Schablone ohne tragendes Sieb aufgetragen werden, sodass keine funktional feststellbaren Hohlräume in der Verbindungsschicht (26) vorhanden sind. Der Leistungshalbleiter (2) kann durch die Verbindungsschicht (26) mindestens 70 um, insbesondere mindestens 200 um, vom Substrat (4) beabstandet kontaktiert werden. Durch einen derartigen Abstand wird erreicht, dass auf dem Leistungshalbleiter (2) auftretende elektromagnetische Felder, welche beispielsweise im Bereich eines Guardrings (2b) auftreten, nicht merklich mit dem Substrat (4) interagieren, sodass das Schaltverhalten des Leistungshalbleiters (2) und eine Isolation im Randbereich durch eine zu große Nähe zum Substrat (4) nicht merklich beeinflusst werden, was zu einer Erhöhung der Lebensdauer führt. Eine erste Sinterschicht (20) kann auf das Substrat (4) aufgetragen und zumindest teilweise getrocknet werden und zumindest eine zweite Sinterschicht (24) kann auf die erste Sinterschicht (20) aufgetragen und zumindest teilweise getrocknet werden, wobei die mindestens zwei elektrisch voneinander isolierten Kontaktbereiche (10, 12) des Leistungshalbleiters (2) auf der zweiten Sinterschicht (24), insbesondere durch Anpressen, kontaktiert und daraufhin durch Sintern der zumindest zwei Sinterschichten (20, 24, 36) stoffschlüssig mit dem Substrat (4) verbunden werden. Dabei kann die erste Sinterschicht (20) mittels einer ersten Schablone (18) und die zweite Sinterschicht (24) mittels einer zweiten Schablone (22) aufgetragen werden, wobei die zweite Schablone (22) dicker als die erste Schablone (18) ist. Alternativ kann eine erste Sinterschicht (20) auf das Substrat (4) aufgetragen und zumindest teilweise getrocknet werden, wobei zumindest eine zweite Sinterschicht (24) auf eine Transfereinheit (38) aufgetragen und zumindest teilweise getrocknet wird, wobei die zumindest teilweise getrocknete zweite Sinterschicht (24) von der Transfereinheit (38) auf die erste Sinterschicht (20) übertragen wird, wobei die mindestens zwei elektrisch voneinander isolierten Kontaktbereiche (10, 12) des Leistungshalbleiters (2) auf der zweiten Sinterschicht (24), insbesondere durch Anpressen, kontaktiert und daraufhin durch Sintern der zumindest zwei Sinterschichten (20, 24) stoffschlüssig mit dem Substrat (4) verbunden werden. Dabei können die erste Sinterschicht (20) mittels einer ersten Schablone (18) auf das Substrat (4) und die zweite Sinterschicht (24) mittels einer zur ersten Schablone (18) spiegelsymmetrischen Schablone (40) auf die Transfereinheit (38) aufgetragen werden. Noch alternativ kann eine erste Sinterschicht (20) auf das Substrat (4) aufgetragen und zumindest teilweise getrocknet werden, wobei zumindest eine zweite Sinterschicht (24) auf einen Metallformkörper (42) aufgetragen und zumindest teilweise getrocknet wird, wobei der Metallformkörper (42) mit einer der zumindest teilweise getrockneten zweiten Sinterschicht (24) abgewandten Seite auf der ersten Sinterschicht (20) platziert wird, wobei die mindestens zwei elektrisch voneinander isolierten Kontaktbereiche (10, 12) des Leistungshalbleiters (2) auf der zweiten Sinterschicht (24), insbesondere durch Anpressen, kontaktiert und daraufhin durch Sintern der zumindest zwei Sinterschichten (20, 24) stoffschlüssig mit dem Substrat (4) verbunden werden. Dabei kann der Metallformkörper (42) zumindest zwei Metallplättchen (42a, 42b) umfassen, wobei die zumindest eine zweite Sinterschicht (24) mittels zumindest einer ersten Schablone (18) auf die zumindest zwei Metallplättchen (42a, 42b) des Metallformkörpers (42) aufgetragen wird. Der Leistungshalbleiter (2) kann auf der dem Substrat (4) abgewandten Seite (16) einen dritten Kontaktbereich (14) aufweisen, welcher stoffschlüssig mit einem, insbesondere mehrlagigen, weiteren Substrat (48) verbunden ist, wobei die zwei elektrisch voneinander isolierten Kontaktbereiche (10, 12) über jeweils mindestens ein Verbindungselement (50, 52), insbesondere stoffschlüssig, mit dem weiteren Substrat (48) verbunden sind. Das Leistungshalbleitermodul (44) kann in einem Stromrichter umfasst sein.

公开(公告)号：WO2021221872A1

公开(公告)日：2021-11-04

申请号：PCT/US2021/026248

申请日：2021-04-07

Applicant: LAM RESEARCH CORPORATION

Inventor： OBERST, Justin ,  BUCKALEW, Bryan L. ,  THORKELSSON, Kari

IPC: C25D17/00 ,  C25D5/02 ,  C25D7/12 ,  H01L23/525 ,  H01L23/485 ,  H01L23/00

Abstract: Sequential electrodeposition of metals into through-mask features on a semiconductor substrate is conducted such as to reduce the deleterious consequences of lipseal's pressure onto the mask material. In a first electroplating step, a first metal (e.g., nickel) is electrodeposited using a lipseal that has an innermost point of contact with the semiconductor substrate at a first distance from the edge of the substrate. In a second electroplating step, a second metal (e.g., tin) is electrodeposited using a lipseal that has an innermost point of contact with the semiconductor substrate at a greater distance from the edge of the substrate than the first distance. This allows to at least partially shift the lipseal pressure from a point that could have been damaged during the first electrodeposition step and to shield from electrolyte any cracks that might have formed in the mask material during the first electroplating step.