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公开(公告)号：CN109585650B
公开(公告)日：2020-05-05
申请号：CN201811469105.6
申请日：2018-12-03
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明公开了一种类胶质细胞神经形态器件及其制备方法。该器件包括绝缘衬底和位于衬底上的底电极、阻变层、介质层和顶电极，其中，所述底电极位于绝缘衬底之上，介质层位于底电极之上，该介质层中经图形化刻蚀出孔结构，孔的底部暴露出底电极；阻变层覆盖在该孔底部和侧壁，以及包裹在该孔周围的介质层上；顶电极位于阻变层上；阻变层和介质层皆为半导体材料，但阻变层中的离子迁移率或离子浓度与介质层不同，且介质层的厚度大于阻变层。通过在顶、底电极上施加电压，改变介质层和阻变层中的电场强度分布，使介质层和阻变层发生离子的交互作用，从而影响阻变层中导电细丝的形成和熔断动力学，进而有效的模拟突触周围环境对突触可塑性的影响。
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公开(公告)号：CN110752293A
公开(公告)日：2020-02-04
申请号：CN201910924689.X
申请日：2019-09-27
Applicant: 北京大学
Abstract: 本发明提供一种双向阈值开关选择器件及其制备方法，属于半导体和CMOS混合集成电路技术领域。本发明利用势垒层薄膜和阈值开关特性的薄膜叠加效应，可以实现对选择管器件的电流-电压特性进行优化，使该器件展现出对称双向阈值开关选择的特性。本发明基于采用传统CMOS工艺来实现双向阈值开关选择管器件，以期降低甚至消除阻变存储器的crossbar结构中存在的串扰问题。
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公开(公告)号：CN110635026A
公开(公告)日：2019-12-31
申请号：CN201910754213.6
申请日：2019-08-15
Applicant: 北京大学
Abstract: 本发明提供一种1TnR存算阵列单元的制备方法，属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域。本发明充分利用了MOSFET带来的面积冗余，发挥阻变器件结构简单和特征尺寸小的优势，实现了更加高密度的阵列集成，使得在相同存储精度下，存储容量提高约n倍，或者在相同存储容量下，存储精度提高约n倍。因此本发明对未来适用于存储和存算一体的阻变器件高密度集成有着重要的意义。
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公开(公告)号：CN110619108A
公开(公告)日：2019-12-27
申请号：CN201910753677.5
申请日：2019-08-15
Applicant: 北京大学
Abstract: 本发明提供一种基于铁电存储器的神经网络电路及其控制方法，属于半导体(semiconductor)、和CMOS混合集成电路技术领域。本发明通过创新的电路设计，使得向量与矩阵的乘法运算有了新型的解决方式。这种解决方式利用电容电荷积累与电荷重分配的特性，可以高速度、低功耗地完成向量与矩阵的乘法，且具有电路结构简单，与现有CMOS工艺兼容的特性，对未来新型神经网络加速芯片的研究有着重要意义。
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公开(公告)号：CN110596560A
公开(公告)日：2019-12-20
申请号：CN201810545443.7
申请日：2018-05-25
Applicant: 北京大学
IPC: G01R31/26
Abstract: 本发明公布了一种评估FinFET器件总剂量辐射效应的方法，关键在于在FinFET器件接受辐射源辐照时升高器件温度，温度变化量等于器件自热效应引起的温度变化量，通过升温辐照、室温测试得到FinFET器件转移、输出特性曲线，从中提取所需电学参数。该方法考虑了自热效应对FinFET器件总剂量辐射效应的影响，修正了常规总剂量辐照实验方法未考虑自热效应所带来的误差，能更加准确地评估FinFET器件总剂量辐射效应。
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Patent Agency Ranking
公开(公告)号：CN107248530B
公开(公告)日：2019-09-13
申请号：CN201710452796.8
申请日：2017-06-15
Applicant: 北京大学
IPC: H01L29/66 , H01L21/331
Abstract: 本发明公开了一种二维材料/半导体异质结垂直隧穿场效应晶体管及制备方法，通过能带设计使得关态时该器件形成交错式能带结构，即二维材料和半导体材料之间不存在隧穿窗口，能获得极低的关态电流。施加栅压能够调控二维材料/半导体异质结处的能带对准方式，使得器件在开态时形成错层式能带结构，有效隧穿势垒高度为负值，同时，载流子从源区隧穿到沟道区，能够实现直接隧穿，可以获得大的开态电流。该器件采用高掺杂的三维半导体材料作为源区材料，其与金属源电极等势，同时由于二维材料的厚度超薄，栅压可调控二维材料以及二维材料/半导体异质结界面处的能带，所以可获得理想的栅控能力。本发明制备工艺简单，与传统的半导体工艺兼容性大。
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公开(公告)号：CN106298934B
公开(公告)日：2019-07-19
申请号：CN201610658955.5
申请日：2016-08-11
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336 , H01L29/10
Abstract: 本发明公布了一种鞘层沟道结构的垂直纳米线器件及其制备方法，结合刻蚀通孔、淀积沟道材料、填充二氧化硅，获得集成的鞘层沟道结构垂直纳米线器件；包括：提供一半导体衬底，实现器件隔离；形成重掺杂的下有源区；淀积假栅叠层；通过刻蚀通孔、淀积沟道材料、填充二氧化硅形成垂直的鞘层沟道结构；通过淀积、刻蚀形成器件的重掺杂上有源区；去除假栅，淀积HK、MG并形成栅电极；形成器件各端的金属接触；后续按现有的后端工艺完成器件集成。本发明能够有效地提高器件的短沟道效应控制能力，减小泄露电流；能精确控制器件沟道的厚度、截面积大小和形貌，并采用后栅工艺提高器件的性能。
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公开(公告)号：CN106057682B
公开(公告)日：2019-06-07
申请号：CN201610648293.3
申请日：2016-08-09
Applicant: 北京大学
IPC: H01L21/336 , H01L29/06
Abstract: 本发明提供一种空气侧墙结构的垂直纳米线器件的集成方法，该方法结合刻蚀通孔、外延沟道材料的集成，制备了上有源区空气侧墙结构。与传统的二氧化硅或氮化硅侧墙结构相比，由于空气的相对介电常数为1，可以极大地减小栅极与上有源区之间的寄生电容，且将上有源区作为器件的漏端，优化漏端的寄生电容，能极大地改善器件的频率特性；同时本发明将下有源延伸区重掺杂，作为器件的源端，能减小源端电阻，减少器件开态电流的退化，而上有源延伸区是由沟道一侧轻掺杂过渡到上有源区一侧的重掺杂，可以减小漏端电场对沟道区的穿透，同时又维持了较低的漏端电阻。本发明与传统集成电路制造技术相兼容，工艺简单、成本代价小。
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公开(公告)号：CN107039586B
公开(公告)日：2019-04-02
申请号：CN201710174064.7
申请日：2017-03-22
Applicant: 北京大学
Abstract: 本发明公开了一种支持非易失“与非”逻辑的三端忆阻器及实现方法。本发明采用底电极、阻变层和顶电极形成MIM纳米堆垛结构，再覆盖绝缘调制层，在绝缘调制层上形成调制电极；只有在调制电极和顶电极同时施加高电压时，两个叠加电场共同作用，阻变层中的离子发生输运，形成局域的导电通道，导致电阻降低，由高阻态转变为低阻态，逻辑运算的结果通过电阻状态以非易失的形式存储在三端忆阻器当中，从而实现非易失“与非”逻辑功能；本发明中的非易失“与非”逻辑门实现仅需单个三端忆阻器，有利于提高非易失电路集成密度，降低逻辑级联的复杂度，并有利于降低电路的功耗。此外，本发明涉及的三端忆阻器制备工艺与传统CMOS工艺相兼容。
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公开(公告)号：CN105870321B
公开(公告)日：2019-03-08
申请号：CN201610183126.6
申请日：2016-03-28
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明提供一种非线性自整流阻变存储器，包括衬底和位于衬底上的底电极‑阻变层‑能带修饰层‑顶电极结构。本发明还提供一种非线性自整流阻变存储器的制备方法，包括如下步骤：1)定义底电极图形，按照该图形在衬底上制备底电极；2)采用PVD、ALD或CVD的方法在底电极上淀积阻变层；3)采用PVD或ALD的方法在阻变层上淀积能带修饰层；4)定义底电极引出孔图形，按照该图形在阻变层和能带修饰层刻蚀出底电极引出孔；5)定义顶电极图形，按照该图形在修饰层上制备顶电极。
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