-
公开(公告)号：CN110751279B
公开(公告)日：2022-10-14
申请号：CN201910822008.9
申请日：2019-09-02
Applicant: 北京大学
Abstract: 本发明涉及一种铁电电容耦合神经网络电路结构及神经网络中向量与矩阵的乘法运算方法。该铁电电容耦合神经网络电路结构包括基于铁电电容的权值阵列，以及与权值阵列连接的外部电路结构；权值阵列的每一个权值单元包含一个场效应晶体管和一个铁电电容。外部电路结构包括多路选择器和神经元电路。将训练好的神经网络的权值预先写入到权值矩阵中；使用互补时钟控制多路选择器和神经元电路中的开关，实现神经网络中向量与矩阵的乘法运算。本发明利用铁电电容的非易失多值特性，通过电容电荷积累与电荷重分配的特性，可以高速度、低功耗地完成向量与矩阵的乘法，电路结构简单，与现有CMOS工艺兼容，对未来神经网络加速芯片的研究有着重要意义。
-
公开(公告)号：CN109728160B
公开(公告)日：2020-09-08
申请号：CN201811555663.4
申请日：2018-12-19
Applicant: 北京大学
Abstract: 本发明公布了一种氧化物忆阻器及其集成方法，基于当前集成电路制造业标准CMOS后端工艺，通过专门设计的工艺流程来来实现氧化物忆阻器的制备，减小忆阻器对后端工艺的影响，以更好地兼容后端工艺。本发明使得在普通传统CMOS工艺线上制作忆阻器及其阵列成为可能。此外，忆阻器有助于研究阻变机理、可靠性、耐久性等等大规模制备相关的能力，对于新一代存储器以及人工神经网络的研究有着重要意义。
-
公开(公告)号：CN109728160A
公开(公告)日：2019-05-07
申请号：CN201811555663.4
申请日：2018-12-19
Applicant: 北京大学
Abstract: 本发明公布了一种氧化物忆阻器及其集成方法，基于当前集成电路制造业标准CMOS后端工艺，通过专门设计的工艺流程来来实现氧化物忆阻器的制备，减小忆阻器对后端工艺的影响，以更好地兼容后端工艺。本发明使得在普通传统CMOS工艺线上制作忆阻器及其阵列成为可能。此外，忆阻器有助于研究阻变机理、可靠性、耐久性等等大规模制备相关的能力，对于新一代存储器以及人工神经网络的研究有着重要意义。
-
公开(公告)号：CN110783453B
公开(公告)日：2024-02-09
申请号：CN201910903216.1
申请日：2019-09-24
Applicant: 北京大学
IPC: H10B63/10
Abstract: 具有自选择的阻变存储器件，以期降低甚至消除本发明提供一种双模阻变存储器，包括衬底 阻变存储器的crossbar结构中存在的串扰问题。和位于衬底上的底电极‑阻变层‑自选择层‑顶电极结构。本发明还提供一种双模阻变存储器的制备方法，包括如下步骤：1)定义底电极图形，按照该图形在衬底上制备底电极；2)采用PVD、ALD或CVD的方法在底电极上淀积阻变层；3)采用PVD或ALD的方法在阻变层上淀积自选择层，并施加退火处理工序；4)定义底电极引出孔图形，按照该图形在阻变层和自选择层刻蚀出底电极引出孔；(56)对比文件Xinjun Liu et al..Co-Occurrence ofThreshold Switching and Memory Switchingin Pt/NbOx/Pt Cells for Crosspoint MemoryApplications《.IEEE ELECTRON DEVICELETTERS》.2012,第33卷(第2期),第236页.
-
公开(公告)号：CN112070220B
公开(公告)日：2023-01-17
申请号：CN202010783712.0
申请日：2020-08-06
Applicant: 北京大学
Abstract: 本发明涉及一种基于非线性器件的原位自激活神经网络电路及神经网络运算方法。该原位自激活神经网络电路包含多层，其中至少一层包含输入模块、IMT‑RRAM阵列和输出模块：所述输入模块，用于将神经网络的该层向量信号的模拟量传递给IMT‑RRAM阵列进行运算；所述IMT‑RRAM阵列，包含多个存储单元，每个存储单元包含一个IMT‑RRAM器件即绝缘体‑金属转变式自选择阻变存储器；所述输出模块，用于将IMT‑RRAM阵列的计算结果的模拟信号传递到下一层。本发明实现了先激活再乘加的神经网络架构，在保持原有神经网络架构运算精度的同时，节省了大量的面积和外围电路带来的功耗。
-
Patent Agency Ranking
公开(公告)号：CN112633487A
公开(公告)日：2021-04-09
申请号：CN202011564118.9
申请日：2020-12-25
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明公开了一种卷积神经网络最大池化层电路，包含两个选通器、一个模拟数字转化器和一个阻值变化单元，阻值变化单元的两端分别连接两个选通器的输出端，其中第一选通器的一输入端接外部输入信号r1，另一输入端接地，控制端接外部控制信号c1；第二选通器的一输入端接前端电路的阻值变化单元交叉阵列中一根位线的输出，另一输入端接地，控制端接外部控制信号c1的逻辑取反信号；所述模拟数字转化器的模拟输入端与第二选通器的输出端相连，输出为数字信号，控制端连外部控制信号c2。该最大池化层电路利用阻值变化单元的内在机理完成小阵列中最大值的寻找，相比传统CMOS电路结构得到极大的简化，能够极大提升神经网络加速芯片的速度并降低能耗。
-
公开(公告)号：CN116362308A
公开(公告)日：2023-06-30
申请号：CN202211580031.X
申请日：2022-12-09
Applicant: 北京大学
Abstract: 本发明提出了一种神经网络中神经元随机失活的实现方法，属于半导体、人工智能和神经形态计算技术领域。本发明利用叠层器件的阈值电压可调特性，完成神经网络dropout功能，与传统CMOS实现dropout功能相比，面积消耗小，对未来新型神经网络加速芯片的研究有着重要意义。
-
公开(公告)号：CN115841841A
公开(公告)日：2023-03-24
申请号：CN202211554400.8
申请日：2022-12-06
Applicant: 北京大学
IPC: G11C29/02 , G11C29/50 , G11C11/4078
Abstract: 本发明公开了一种面向存内计算的存储器阻值校准方法，属于半导体和存内计算技术领域。该方法利用存内计算网络的特性，针对新型存储器器件的两种不同电阻变化特性，设置参考列器件全部为HRS或LRS时，在工作列输出电流中减去大部分来自于HRS或LRS的误差电流，得到校正电流，再通过参考电阻最终输出矫正后的电压信号。利用本发明提供的方法，将不同阻值‑温度关系的新型存储器交叉点阵中器件的阻值得到矫正，从而保障基于新型存储器的存内计算芯片在广泛环境温度下的性能。
-
公开(公告)号：CN112633487B
公开(公告)日：2022-05-20
申请号：CN202011564118.9
申请日：2020-12-25
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明公开了一种卷积神经网络最大池化层电路，包含两个选通器、一个模拟数字转化器和一个阻值变化单元，阻值变化单元的两端分别连接两个选通器的输出端，其中第一选通器的一输入端接外部输入信号r1，另一输入端接地，控制端接外部控制信号c1；第二选通器的一输入端接前端电路的阻值变化单元交叉阵列中一根位线的输出，另一输入端接地，控制端接外部控制信号c1的逻辑取反信号；所述模拟数字转化器的模拟输入端与第二选通器的输出端相连，输出为数字信号，控制端连外部控制信号c2。该最大池化层电路利用阻值变化单元的内在机理完成小阵列中最大值的寻找，相比传统CMOS电路结构得到极大的简化，能够极大提升神经网络加速芯片的速度并降低能耗。
-
公开(公告)号：CN114093395A
公开(公告)日：2022-02-25
申请号：CN202111385647.7
申请日：2021-11-22
Applicant: 北京大学 , 北京超弦存储器研究院
Abstract: 本发明公布了一种高密度存储器交叉点阵，属于半导体技术领域。该存储器交叉点阵包括一系列互相垂直的导线，横向的导线之间互相平行，称之为字线；纵向的导线之间互相平行，称之为位线，每根字线与每根位线之间都互相垂直且存在交叉点，若字线共M根，位线共N根，则交叉点阵存在M×N个交叉点，在字线和位线上分别周期性设有锚点结构。本发明不仅增加了导线的粘附性，且降低了导线电阻，缓解了大规模阵列中电压降的问题，对超大规模新型存储器点阵的制备具有重要意义。
-
-
-
-
-
-
-
-
-
Search Results
30
records
(took 0.014 seconds)
