-
公开(公告)号：CN108763116A
公开(公告)日：2018-11-06
申请号：CN201810489117.9
申请日：2018-05-21
Applicant: 南京大学
IPC: G06F13/16
CPC classification number: G06F13/1626 , G06F13/1642 , G06F13/1668
Abstract: 本发明提供了基于贪婪式算法的多通道DDR控制器，与外部总线通信连接，所述控制器包括：分布式控制器、访存请求调度器以及存储颗粒，所述存储颗粒提供数据通道，分布式控制器与数据通道一一对应连接，各分布式控制器通过连接到同一个访存请求调度器与外部总线进行交互；访存请求调度器对总线上发起的访存请求按贪婪式调度算法进行重排序，再将所述访存请求分配到空闲的数据通道上执行。有益效果：能够减少处理同一请求序列所需要的总的时间，进而提高多通道DDR的访存性能。
-
公开(公告)号：CN107196792A
公开(公告)日：2017-09-22
申请号：CN201710349231.7
申请日：2017-05-17
Applicant: 南京大学
Abstract: 本发明公开了一种可扩展的支持动态部分重构的可重构计算配置网络系统，采用多层次嵌套树形结构形成配置网络系统，配置流每一次改变配置路径方向都扩展两个配置方向，形成一条配置链上配置串行传递、多条配置链上配置并行传递的串并行混合配置的重构方式，多层次嵌套树形结构由至少一个双树配置网络结构与一个双向主干配置链组成，双树配置网络结构由两个单树配置网络结构组成，每个单树配置网络结构均与可重构计算单元相连。本发明几乎不增加逻辑资源消耗的前提下，减少了互连和配置功耗。
-
公开(公告)号：CN104504205B
公开(公告)日：2017-09-15
申请号：CN201410827960.5
申请日：2014-12-29
Applicant: 南京大学 , 中国电子科技集团公司第十四研究所
IPC: G06F17/50
Abstract: 本发明涉及一种对称FIR算法的并行化二维分割方法，包括设定对称FIR算法的参数：源向量点数，滤波系数长度；2）采用支持四路并行运算的乘法器、加法器通过对称FIR算法处理源数据；3）根据源数据长度，采用不同的算法完成DMA搬运阶段。有益效果为：解决了DMA搬运阶段基于并行化设计的数据细粒度分割、数据存放问题，以及向量长度过大而内存容量受限，需要作多次DMA搬入、处理、搬出，由此带来的源数据粗粒度分割问题。
-
公开(公告)号：CN106970879A
公开(公告)日：2017-07-21
申请号：CN201710189441.4
申请日：2017-03-27
Applicant: 南京大学
IPC: G06F11/36
CPC classification number: G06F11/3608
Abstract: 本发明涉及一种针对可配置处理核的参数自动化配置验证平台及方法，该验证平台包括：硬件验证模块，包括可配置处理核，对可配置处理核进行参数配置，经可配置处理核得到运算数据，并存储、输出所述运算数据；软件验证模块，包括Java单元和MATLAB单元，接收所述运算数据，根据运算数据，产生可配置处理核运算所需的源数据、参数和配置信息，并对处理核运算结果进行对比和验证。具有灵活性，由于可配置处理核的配置信息多变，算法的灵活性大，验证源数据和参数的数据量大且多变，该验证平台中软硬件平台协同配合，能够很好地满足验证灵活性高的需求。
-
公开(公告)号：CN106970775A
公开(公告)日：2017-07-21
申请号：CN201710190120.6
申请日：2017-03-27
Applicant: 南京大学
Abstract: 本发明提供了一种可重构定浮点通用加法器，包括：48位定点加法器，进行定点加法运算，并可重构成单精度浮点加法器；选择器，根据顶层配置信息选择相应的定点或浮点加法运算通路，并进行输出控制；定浮点运算转换器，将48位定点加法器转化为32位单精度浮点加法器。有益效果：所述加法器采用全流水结构，定点加法器基于并行前缀加法器做了相应的优化，在保证定点加法器运算性能的基础上，减少了其运算延时和门电路面积。整体定浮点通用加法器结构在保证精确度和数据吞吐率的情况下，有效的提高了加法器的通用性。
-
Patent Agency Ranking
公开(公告)号：CN103699355B
公开(公告)日：2017-02-08
申请号：CN201310738598.X
申请日：2013-12-30
Applicant: 南京大学
Abstract: 本发明涉及一种变阶流水串行乘累加器，包括一组乘法器，用于执行两路输入数据的相乘操作，并输出乘法结果；三组加法器，第一组加法器执行乘法结果的累加，第二组和第三组加法器在累加结束后将第一组加法器流水级上的结果依次相加，从而保证了第一组加法器可继续处理下一阶段的数据；相应控制电路，用于增加额外控制信号和控制逻辑，用于省去算法中的首尾补零操作。有益效果为：本发明提供的变阶乘累加器的实现使得在运算时能够省去算法中的首尾补零操作以及由之产生的多余乘累加，从而获得接近理论估算的性能指标。
-
公开(公告)号：CN105930598A
公开(公告)日：2016-09-07
申请号：CN201610270325.0
申请日：2016-04-27
Applicant: 南京大学
IPC: G06F17/50
CPC classification number: G06F17/5054 , G06F17/5081
Abstract: 本发明涉及基于控制器流水架构的层次化信息处理方法及电路，所述方法包括如下步骤：1）主处理核接收输入信号，并根据输入信号的数据处理需求向下级的可配置流水信号处理核发送配置参数；2）可配置流水信号处理核接收所述配置参数，并将可配置流水信号处理核内置的状态寄存器的状态信息反馈至主处理核，若所述至少有一个可配置流水信号处理核的状态信息处于空闲状态，则执行步骤3）；3）所述主处理核优先选取与输入信号的数据处理需求相匹配的配置的可配置流水信号处理核；4）可配置流水信号处理核完成相应的运算后，更新自身的状态寄存器，同时向主处理核发中断，结束数据处理操作，具有可扩展性、灵活性以及多变性的特点。
-
公开(公告)号：CN104833377A
公开(公告)日：2015-08-12
申请号：CN201510263525.9
申请日：2015-05-21
Applicant: 南京大学
IPC: G01D5/12
Abstract: 本发明涉及一种高灵敏度水平霍尔盘，包括霍尔阱，用于在磁场和电场中通过霍尔效应产生电荷的载体；电极，分别与霍尔阱连接，用于输入偏置电压，输出霍尔电压；底层衬底，设于霍尔阱的底部，用于与十字霍尔阱产生反向偏置PN结，从而产生用于隔离霍尔阱的耗尽区，避免漏电；有源接地环，用于向霍尔盘提供相对电势零点；内侧和外侧保护环，包绕在霍尔阱的周侧，用于隔离霍尔阱，避免漏电流，屏蔽外部干扰；顶层金属层，设于霍尔阱的顶部，用于隔离霍尔阱，屏蔽外部干扰，降低霍尔盘工作时产生的闪烁噪声。有益效果为：不仅具有高灵敏度和低温度效应等特性，同时还具有体积小、结构简单、工艺兼容性好、加工成品率高等优势。
-
公开(公告)号：CN104158549A
公开(公告)日：2014-11-19
申请号：CN201410357383.8
申请日：2014-07-24
Applicant: 南京大学
IPC: H03M13/00
CPC classification number: H03M13/13 , H03M13/1191
Abstract: 本发明公开一种高效的极性码译码方法及译码装置，与传统极性码置信度传递(BP)算法基于2输入2输出基本运算模块不同，本发明提出一种基于4输入4输出基本运算模块的解码方式，以及相应的解码因子图，并提供相邻节点间通过该4输入4输出基本运算模块传递消息的计算方法，得到新型的极性码BP译码方法。该方法将传统算法中的两层节点合并为一层，使得译码的总层数减少一半。本发明提供了相应的译码装置，相比传统方式，有效减少了一半的消息存储需求；相应减少了一半的存储器存取操作，降低功耗；并且减少了一半解码处理所需要的时钟数，加快了解码速度。
-
公开(公告)号：CN103927219A
公开(公告)日：2014-07-16
申请号：CN201410183168.0
申请日：2014-05-04
Applicant: 南京大学
Abstract: 本发明涉及一种可重构专用处理器核的周期精确的仿真模型，基于SystemC周期精确模型，包括控制模块，发出配置参数，用于控制与所述模型外部的交互以及模型内部的各模块的工作状态；传输模块，接收所述控制模块发出的配置参数，用于与专用处理器核外部以及专用处理器核内部的数据传输；运算模块，接收所述控制模块发出的配置参数，用于根据接收到的配置参数所述选定设定的算法进行运算。有益效果为：本发明基于SystemC语言建模，因此，具有良好的软硬件接口；本发明是周期精确模型，因此，能很好的仿真出硬件的时序逻辑，以便快速发现问题；相比其他的仿真工具、验证平台，该模型的验证平台搭建简单，仿真速度快。
-
-
-
-
-
-
-
-
-
Search Results
306
records
(took 0.051 seconds)
