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公开(公告)号：CN112434802B
公开(公告)日：2022-05-20
申请号：CN202011227945.9
申请日：2020-11-06
Applicant: 北京大学
Abstract: 本发明提出一种实现基于铁电晶体管的自适应随机脉冲神经元的方法，属于神经形态计算中脉冲神经元技术领域。该方法包括铁电晶体管FeFET、N型MOSFET以及通过增强铁电晶体管的铁电材料的极化退化特性形成的L‑FeFET；其中FeFET和N型MOSFET串联结构自适应调制从突触传递过来的电压脉冲信号；L‑FeFET的栅端连接于FeFET的源端，接收调制后的脉冲信号，L‑FeFET模拟生物神经元的积累、泄露、以及随机脉冲发放特性；综上该电路能实现神经元自适应随机脉冲发放的高级功能。本发明与基于传统MOSFET的实现方式相比，可以显著降低硬件开销，有利于大规模的高度互联的脉冲神经网络的硬件实现。
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公开(公告)号：CN112906175A
公开(公告)日：2021-06-04
申请号：CN201911225817.8
申请日：2019-12-04
Applicant: 北京大学
IPC: G06F30/20 , G01R31/26 , G01R31/27 , G06F119/06
Abstract: 本发明公开了一种面向超低功耗应用场景的半导体器件综合评估方法，既考虑了器件的低功耗能力，又考虑了器件对电路性能(速度)的影响。该方法以具体电路的工作频率要求为性能标准，得到半导体器件刚好满足该工作频率的最小工作电压；以对照器件在给定工作频率对应的最小工作电压下的最小功耗作为功耗标准，既能得到待评估器件相较于对照器件是否具有低功耗优势的结论，又能得到待评估器件的优势“工作频率‑工作电压”范围。
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公开(公告)号：CN112468134A
公开(公告)日：2021-03-09
申请号：CN202011150124.X
申请日：2020-10-23
Applicant: 北京大学(天津滨海)新一代信息技术研究院
IPC: H03K19/003
Abstract: 本申请公开了一种逻辑电路的生成方法、生成装置、门电路和逻辑电路，逻辑电路的生成方法包括：设计并生成初始隧穿场效应晶体管逻辑电路，初始隧穿场效应晶体管逻辑电路包括至少一个逻辑门；确定逻辑门的串联支路中与逻辑门的输入节点连接的第一隧穿场效应晶体管；使用场效应晶体管替换第一隧穿场效应晶体管；在逻辑门的串联支路与逻辑门的输出节点之间增加第二隧穿场效应晶体管，生成逻辑电路。能够克服隧穿场效应晶体管在串联支路中造成的电流衰减过大的缺陷，以及克服替换入逻辑门中的场效应晶体管所导致的漏电流增大的缺陷，从而逻辑门由于其串联支路中电流衰减过大导致的性能、噪声容限等发生退化，提高逻辑电路的性能。
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公开(公告)号：CN112434802A
公开(公告)日：2021-03-02
申请号：CN202011227945.9
申请日：2020-11-06
Applicant: 北京大学
Abstract: 本发明提出一种实现基于铁电晶体管的自适应随机脉冲神经元的方法，属于神经形态计算中脉冲神经元技术领域。该方法包括铁电晶体管FeFET、N型MOSFET以及通过增强铁电晶体管的铁电材料的极化退化特性形成的L‑FeFET；其中FeFET和N型MOSFET串联结构自适应调制从突触传递过来的电压脉冲信号；L‑FeFET的栅端连接于FeFET的源端，接收调制后的脉冲信号，L‑FeFET模拟生物神经元的积累、泄露、以及随机脉冲发放特性；综上该电路能实现神经元自适应随机脉冲发放的高级功能。本发明与基于传统MOSFET的实现方式相比，可以显著降低硬件开销，有利于大规模的高度互联的脉冲神经网络的硬件实现。
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公开(公告)号：CN108565288B
公开(公告)日：2020-06-02
申请号：CN201810634016.6
申请日：2018-06-20
Applicant: 北京大学
IPC: H01L29/78 , H01L29/49 , H01L21/336
Abstract: 本发明公开了一种基于二维半导体材料的陡亚阈器件及其制备方法，在器件源区和沟道区之间插入由两种不同电子亲和势的纳米厚度的二维半导体材料重复堆垛形成的超晶格结构，构成能量窗口。当器件处于关态时，高于能量窗口的载流子被截断，无法进入沟道当中，可以获得超低泄漏电流。在施加栅压的过程中，势垒逐渐降低，源区位于能量窗口内的载流子可以通过窗口进入沟道，被漏端收集形成电流，可以获得小于60mV/dec的亚阈值斜率。当器件处于开态时，栅压可以调控二维半导体材料之间的能带对准方式，降低源区和超晶格之间势垒高度，相比传统的三维半导体材料构成的超晶格陡亚阈器件来讲，可以获得更高的开态电流。该器件制备工艺简单，具备大规模生产能力。
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Patent Agency Ranking
公开(公告)号：CN107104140B
公开(公告)日：2019-09-13
申请号：CN201710454662.X
申请日：2017-06-15
Applicant: 北京大学
IPC: H01L29/739 , H01L21/331
Abstract: 本发明公开了一种基于二维材料/半导体异质结的隧穿场效应晶体管及其制备方法。通过能带设计使得关态时该器件形成交错式能带结构，即二维材料和半导体材料之间不存在隧穿窗口，能够获得极低的关态电流。施加栅压能够调控二维材料/半导体异质结处的能带对准方式，使得器件在开态时形成错层式能带结构，有效隧穿势垒高度为负值；同时，载流子从源区隧穿到沟道区，能够实现直接隧穿，可获得大的开态电流。该器件采用高掺杂的三维半导体材料作为源区材料，其与金属源电极等势，同时由于二维材料的厚度超薄，栅压可调控二维材料以及二维材料/半导体异质结界面处的能带，可获得理想的栅控能力。本发明工艺简单，与传统的半导体工艺兼容性大。
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公开(公告)号：CN108565288A
公开(公告)日：2018-09-21
申请号：CN201810634016.6
申请日：2018-06-20
Applicant: 北京大学
IPC: H01L29/78 , H01L29/49 , H01L21/336
Abstract: 本发明公开了一种基于二维半导体材料的陡亚阈器件及其制备方法，在器件源区和沟道区之间插入由两种不同电子亲和势的纳米厚度的二维半导体材料重复堆垛形成的超晶格结构，构成能量窗口。当器件处于关态时，高于能量窗口的载流子被截断，无法进入沟道当中，可以获得超低泄漏电流。在施加栅压的过程中，势垒逐渐降低，源区位于能量窗口内的载流子可以通过窗口进入沟道，被漏端收集形成电流，可以获得小于60mV/dec的亚阈值斜率。当器件处于开态时，栅压可以调控二维半导体材料之间的能带对准方式，降低源区和超晶格之间势垒高度，相比传统的三维半导体材料构成的超晶格陡亚阈器件来讲，可以获得更高的开态电流。该器件制备工艺简单，具备大规模生产能力。
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公开(公告)号：CN104810405B
公开(公告)日：2018-07-13
申请号：CN201510173189.9
申请日：2015-04-13
Applicant: 北京大学
IPC: H01L29/78 , H01L29/08 , H01L21/336
Abstract: 本发明公开一种隧穿场效应晶体管及制备方法，属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域。该隧穿场效应晶体管的隧穿源区及沟道区沿器件垂直方向为异质结构，其中上层采用具有较宽禁带宽度半导体材料，中间层为具有较窄禁带宽度半导体材料，下层为较宽禁带宽度半导体衬底。与现有技术相比，本发明可以有效抑制器件转移特性中亚阈斜率退化现象，同时显著降低隧穿场效应晶体管的平均亚阈斜率，并保持了较陡直的最小亚阈斜率。
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公开(公告)号：CN105390531B
公开(公告)日：2018-02-13
申请号：CN201510705660.4
申请日：2015-10-27
Applicant: 北京大学
IPC: H01L29/06 , H01L29/10 , H01L29/423 , H01L29/66
Abstract: 本发明公开了一种隧穿场效应晶体管的制备方法，属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域。该方法通过制备工艺设计实现了超陡源结的隧穿场效应晶体管。本发明可以显著改善器件特性；同时，该制备方法与标准的CMOS IC工艺兼容，能有效地在CMOS集成电路中集成TFET器件，还可以利用标准工艺制备由TFET组成的低功耗集成电路，极大地降低了生产成本，简化了工艺流程。
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公开(公告)号：CN107104140A
公开(公告)日：2017-08-29
申请号：CN201710454662.X
申请日：2017-06-15
Applicant: 北京大学
IPC: H01L29/739 , H01L21/331
Abstract: 本发明公开了一种基于二维材料/半导体异质结的隧穿场效应晶体管及其制备方法。通过能带设计使得关态时该器件形成交错式能带结构，即二维材料和半导体材料之间不存在隧穿窗口，能够获得极低的关态电流。施加栅压能够调控二维材料/半导体异质结处的能带对准方式，使得器件在开态时形成错层式能带结构，有效隧穿势垒高度为负值；同时，载流子从源区隧穿到沟道区，能够实现直接隧穿，可获得大的开态电流。该器件采用高掺杂的三维半导体材料作为源区材料，其与金属源电极等势，同时由于二维材料的厚度超薄，栅压可调控二维材料以及二维材料/半导体异质结界面处的能带，可获得理想的栅控能力。本发明工艺简单，与传统的半导体工艺兼容性大。
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