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公开(公告)号：CN118261097A
公开(公告)日：2024-06-28
申请号：CN202211686791.9
申请日：2022-12-26
Applicant: 许昌许继软件技术有限公司 , 许继集团有限公司 , 许继电气股份有限公司
IPC: G06F30/34
Abstract: 本发明涉及自动化及嵌入式技术领域，特别是涉及一种基于FPGA的可视模块化设计方法。本方案按照FPGA所能实现的软硬件功能创建模块元件，各模块元件的功能相互独立且均设置有相应的标准化接口，并以此建立模块元件库；然后在可视化界面选择调用对应功能的模块元件挂接在总线上并进行属性配置；将模块元件与标准化接口进行逻辑连线，生成应用程序及其对应的源码；最后根据当前所选用FPGA芯片对应的开发环境，导入源码，编译生成目标文件。该方案将FPGA设计工作划分为模块元件设计和应用程序设计两部分，实现了底层元件模块代码与实际应用的隔离，能够提高模块元件的重用性，并且生成的应用程序对应的源码具有可移植性，能够提高FPGA开发的效率。
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公开(公告)号：CN118075055A
公开(公告)日：2024-05-24
申请号：CN202211468792.6
申请日：2022-11-22
Applicant: 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司
IPC: H04L12/42 , H04L67/568 , H04L47/6275
Abstract: 本发明涉及一种环网通信方法及系统，属于电力系统监控装置嵌入式硬件平台技术领域。本发明中环网内的任一节点接收到报文数据后，存入该节点内，并将需要发送的报文放入发送缓存区，检测发送缓存区的报文数量，当检测到该节点的发送缓存区仅有一组待发送的报文数据时，直接启动发送该报文数据；当检测到该节点有至少两组待发送的报文数据时，计算出当前该节点总的滞留时间并进行排序，以排序结果为优先级的启动发送，通过该方式动态调整报文的滞留时间使得整个系统中的各节点的延迟更均衡，提高了整个系统通信的实时性。
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公开(公告)号：CN116886280A
公开(公告)日：2023-10-13
申请号：CN202310788142.8
申请日：2023-06-29
Applicant: 许昌许继软件技术有限公司 , 许继集团有限公司 , 许继电气股份有限公司
Abstract: 本发明属于智能电网技术领域，具体涉及一种面向智能电网的认证系统及方法。其步骤包括：本发明利用在SM和UC中生成的随机数以及秘钥，以及上一轮得到的激励值和响应值来计算索引值以及新的激励值和响应值，若计算出的索引值相同且与之对应的响应满足条件，则完成UC认证SM成功，在计算SM和UC的消息，若消息相同则SM认证UC成功。本发明使用轻量级加密原语确保安全性，提高底层硬件固有的安全性，使得设计的认证方法不仅可以抵抗新兴的物理克隆攻击，也能满足智能电表终端的低资源开销要求，此外，本发明在UC端存储前后两轮关键的秘密信息，使得设计的认证方法可以抵抗去同步化攻击。
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公开(公告)号：CN114461012A
公开(公告)日：2022-05-10
申请号：CN202210083903.5
申请日：2022-01-19
Applicant: 许昌许继软件技术有限公司 , 许继集团有限公司
IPC: G06F1/12
Abstract: 本发明公开了一种嵌入式系统不同时钟域运行时戳获取方法及装置，嵌入式系统包括：时钟域管理模块和同步时戳获取模块，其中方法包括：提供时钟域注册管理接口，来标识时钟域信息；通过周期性的同步时戳获取，对时钟域管理模块内不同时钟域时钟转换计算时所需的基准时戳进行更新；通过周期更新的基准时戳，对时钟域管理模块内不同时钟域间进行同步时戳转换计算时的转换关系进行更新；基于时钟域管理模块，依据一时钟域在预设时刻的实时运行时戳，计算其它时钟域在预设时刻的运行时戳。通过不同时钟域之间的时戳对应关系，实现依据一个时钟域的实时运行时戳，来获取其它时钟域的实时运行时戳，并避免了实时时戳因计算机位数原因翻转导致的计算错误。
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公开(公告)号：CN108957231B
公开(公告)日：2021-09-14
申请号：CN201810786008.3
申请日：2018-07-17
Applicant: 国网辽宁省电力有限公司电力科学研究院 , 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
IPC: G01R31/08
Abstract: 本发明提供了一种分布式系统及其主机和子机数据交互的方法，当其中一个子机判断系统发生故障时，该子机通过设定的GOOSE报文向主机发送故障录波请求，主机接收到该子机的故障录波请求后，通过设定的GOOSE报文向各子机发送故障录波应答，并向各子机发送故障录波时刻，各子机对各故障录波时刻进行录波，录波完成后，通过TFTP协议向主机发送故障录波报文。实现了子机与主机之间的故障数据的高效通讯，提高了故障数据通讯的效率和可靠性，提高了输电线路故障测距精度，确定了输电线路上故障发生的位置，方便了工作人员对输电线路上发生的故障进行处理，从而保证输电线路的正常输电。
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Patent Agency Ranking
公开(公告)号：CN110852026A
公开(公告)日：2020-02-28
申请号：CN201911083975.4
申请日：2019-11-07
Applicant: 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
IPC: G06F30/3315 , G06F30/331
Abstract: 本发明涉及一种FPGA及其时序收敛方法，属于FPGA及嵌入式开发技术领域，方法采用ODDR模块使FPGA内部同步采样时钟的路径固定，且走线延时可以预测，方便时序收敛的实现；通过全局时钟资源模块获取基准时钟，对基准时钟进行两路锁相环的时钟偏移调节，用于调整时钟与数据走线的相位关系，通过调节合适的第一时钟偏移和第二时钟偏移，使在FPGA输入数据的路径最大、最小延时范围，以及FPGA输出数据的路径最大、最小延时范围均满足一定条件，从而达到时序收敛。本发明通过两次时钟偏移分别确定了FPGA输出至从芯片的工作时钟，以及输出数据寄存器的同步时钟，分别用于提升FPGA的数据输入接口及数据输出接口的时序收敛余量，以防止发送和接收公用系统时钟导致的时序冲突。
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公开(公告)号：CN109388529A
公开(公告)日：2019-02-26
申请号：CN201710672439.2
申请日：2017-08-08
Applicant: 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网公司
CPC classification number: G06F11/2236 , G06F11/26
Abstract: 本发明提供了一种继电保护CPU主板性能检测方法及系统，该检测系统包括上位机、测试管理装置、辅助测试装置，上位机与测试管理装置连接，测试管理装置用于与待测CPU主板连接，FPGA辅助模块用于通过背板总线与待测CPU主板连接；上位机用于发送CPU主板性能测试命令；测试管理装置用于接收上位机发送的测试指令，向待测CPU主板转发测试命令，接收CPU主板测试结果，向上位机转发测试结果。本发明实现了CPU板卡硬件功能模块的自动测试，提高了检测效率和检测结果的准确率，节省了人力物力成本，减少测试过程中的人为错误，极大缩短产品的生产调试周期。
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公开(公告)号：CN105186485A
公开(公告)日：2015-12-23
申请号：CN201510466908.6
申请日：2015-07-31
Applicant: 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网公司
IPC: H02H11/00
Abstract: 本发明涉及一种错接保护电路，包括至少两条错接保护回路；每个错接保护回路均包括一条控制支路和一条供电支路；所述控制支路包括电阻和继电器；所述继电器的电压等级与输入电压的等级相适配；所述电阻和继电器的线圈串联之后连接供电输入端；所述供电支路包括与分别各继电器对应的常开触点，所述各常开触点串联后连接在供电输入端和供电输出端之间。通过继电器控制对应的常开触点的状态，只有当每个错接保护回路的输入端均正确连接对应的电压时，所有继电器才能均正常工作，每个继电器对应的多组常开触点都闭合，错接保护电路的供电输入端才能连接到供电输出端。能够有效地防止错接的问题，提高了供电的安全性。
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公开(公告)号：CN118509278A
公开(公告)日：2024-08-16
申请号：CN202310121874.1
申请日：2023-02-15
Applicant: 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司
IPC: H04L12/40 , G05B19/042 , H02J13/00 , H02H7/26 , H04L12/403 , H04L49/901
Abstract: 本发明涉及电力系统继电保护技术领域，特别是涉及一种用于继电保护装置的兼容性CAN控制器。本方案的CAN控制器按照CAN总线协议兼容性设计进行了底层功能划分，划分成了用于兼容底层逻辑的A区和用于兼容MCU芯片的接口的B区，A区中的各个底层模块隔离并存，能够降低耦合风险，有利于提高各个模块功能执行的准确性；B区用于实现CAN总线协议与继电保护装置中的MCU芯片的通讯接口的兼容及配置信息的设置。该方案能够实现继电保护装置内部功能插件与CAN控制器总线协议的兼容，而且无需增加外设设备，系统构成及维护成本较低，维护难度较小，从而有利于提高对继电保护装置控制的效率、准确性和安全性。
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公开(公告)号：CN110852026B
公开(公告)日：2023-10-20
申请号：CN201911083975.4
申请日：2019-11-07
Applicant: 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
IPC: G06F30/3315 , G06F30/331
Abstract: 本发明涉及一种FPGA及其时序收敛方法，属于FPGA及嵌入式开发技术领域，方法采用ODDR模块使FPGA内部同步采样时钟的路径固定，且走线延时可以预测，方便时序收敛的实现；通过全局时钟资源模块获取基准时钟，对基准时钟进行两路锁相环的时钟偏移调节，用于调整时钟与数据走线的相位关系，通过调节合适的第一时钟偏移和第二时钟偏移，使在FPGA输入数据的路径最大、最小延时范围，以及FPGA输出数据的路径最大、最小延时范围均满足一定条件，从而达到时序收敛。本发明通过两次时钟偏移分别确定了FPGA输出至从芯片的工作时钟，以及输出数据寄存器的同步时钟，分别用于提升FPGA的数据输入接口及数据输出接口的时序收敛余量，以防止发送和接收公用系统时钟导致的时序冲突。
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