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公开(公告)号：CN107066032A
公开(公告)日：2017-08-18
申请号：CN201710236348.4
申请日：2017-04-12
申请人： 大连理工大学
IPC分类号： G06F1/08
CPC分类号： G06F1/08
摘要： 本发明公开了一种基于FPGA的多路时钟源电路，包括20MHz晶振电路模块、FPGA芯片、STM32处理器模块和W5500网络接口模块；所述的20MHz晶振电路模块经FPGA芯片分别与STM32处理器模块和W5500网络接口模块连接。本发明将FPGA芯片时钟源经过时钟管理后输出多个时钟信号，直接作为微处理器的时钟源，有效降低了电路板的硬件设计难度，也有效地减少了电路板的设计面积，相应也降低了电路板的设计成本。本发明经FPGA芯片的DCM模块时钟产生速度快，对于微处理器而言，不需刻意等待外部时钟振荡稳定后再进行操作，经FPGA芯片的DCM模块产生的时钟较为稳定，能够支持微处理器进行正常的工作。
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公开(公告)号：CN103713591B
公开(公告)日：2017-03-01
申请号：CN201310607286.5
申请日：2013-10-09
申请人： 阿尔特拉公司
IPC分类号： G05B19/418
摘要： 本发明提供控制电路和可调整时钟信号发生电路来控制电子器件和电子器件系统的信号发送速率。该控制电路可以接收状态信号，所述状态信号指示信号发送和接收电路的当前时钟速率以及信号接收电路的当前处理能力。然后该控制电路生成控制该可调整时钟信号发生电路的控制信号。该可调整时钟信号发生电路可被用来调整为信号发送和接收电路所生成的时钟信号的速率，其能够增加或减少这些电路之间的信号发送速率。
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公开(公告)号：CN106464267A
公开(公告)日：2017-02-22
申请号：CN201480078980.5
申请日：2014-05-21
申请人： 高通股份有限公司
IPC分类号： H03M9/00
CPC分类号： G06F1/324 , G06F1/08 , G06F13/4022 , G06F13/4282 , G11C19/28 , H03M9/00 , Y02D10/14 , Y02D10/151
摘要： 公开了用于奇数比并行数据总线的串行化器和解串器。在一个实施例中，以奇数个并行数据比特操作的串行化器和解串器在半速率时钟下工作来以全时钟速率提供串行数据流。通过提供半速率时钟，在纳入该串行化器的集成电路上节省了功率和面积。另外，通过提供7:1串行化器，总线现在与MIPI C-PHY标准兼容。
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公开(公告)号：CN106464262A
公开(公告)日：2017-02-22
申请号：CN201580030169.4
申请日：2015-05-18
申请人： 高通股份有限公司
IPC分类号： H03L7/181
CPC分类号： G06F1/08 , G06F1/206 , G06F1/324 , H03K21/026 , H03K23/662 , H03L1/022 , Y02D10/126 , Y02D10/16 , H03L7/181
摘要： 本文描述了用于通过选择性地吞除时钟信号中的脉冲来控制时钟信号的频率的系统和方法。在一个实施例中，一种用于调整时钟信号的频率的方法包括接收时钟信号，以及根据重复式时钟吞除码型来吞除时钟信号中的脉冲，其中该码型由数字序列定义。
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公开(公告)号：CN106254058A
公开(公告)日：2016-12-21
申请号：CN201510326091.2
申请日：2015-06-12
申请人： 华为技术有限公司 , 中国科学院计算技术研究所
IPC分类号： H04L7/06
CPC分类号： G06F1/08
摘要： 本发明实施例公开了一种调整服务器的频率的方法及装置，涉及通信技术领域，能够降低执行过程中的目标任务在所有服务器上执行完毕后产生长尾的概率。本发明实施例的方法包括：获取目标任务在第j个服务器的执行时间，其中，j为大于0并且小于N的正整数；当所述执行时间大于预设的第一阈值时，根据所述执行时间确定第j+1至第N个服务器中的第一服务器组，并调整所述第一服务器组的频率。本发明适用于数据中心。
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公开(公告)号：CN106249805A
公开(公告)日：2016-12-21
申请号：CN201610387486.8
申请日：2016-06-02
申请人： 阿尔特拉公司
IPC分类号： G06F1/08
CPC分类号： G11C8/18 , G06F1/10 , H03K19/17724 , G06F1/08
摘要： 本申请公开了具有嵌入式双倍时钟控制部件的集成电路。本申请提供一种包括不同类型的嵌入式功能块诸如可编程逻辑块、存储器块和数字信号处理(DSP)块的集成电路。集成电路上的功能块的至少第一部分可以使用核心时钟信号以正常数据速率操作，而所述集成电路上的功能块的第二部分可以用是正常数据速率的两倍的2x数据速率来操作。为了支持这种类型的架构，所述集成电路可以包括时钟生成电路、数据集中电路和数据扩展电路，所述时钟生成电路能够提供具有在所述核心时钟信号的上升沿和下降沿处的时钟脉冲的两倍泵送的时钟信号，所述数据集中电路在2x功能块的输入处，并且所述数据扩展电路在2x功能块的输出处。
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公开(公告)号：CN106227293A
公开(公告)日：2016-12-14
申请号：CN201610585645.5
申请日：2016-07-24
申请人： 泰凌微电子(上海)有限公司
摘要： 本发明涉及集成电路领域，公开了一种系统时钟。本发明中，一种系统时钟，包括：第一定时器和第二定时器，第一定时器的精度高于第二定时器；第二定时器持续计数，第二定时器所计数值为第一计数值；第一定时器在系统处于通信状态时计数，第一定时器所计数值为第二计数值；其中，第二定时器在第一计数值达到预定数值时，唤醒系统；第一定时器在系统被唤醒时，根据第一定时器的频率和第二定时器的频率，将当前的第一计数值转换为第一转换值；并以第一转换值作为当前的第二计数值，继续计数。本发明实施方式实现了时钟精度的提高，同时限制了系统功耗，降低成本。
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公开(公告)号：CN106095706A
公开(公告)日：2016-11-09
申请号：CN201610377102.4
申请日：2016-04-07
申请人： 美高森美半导体无限责任公司
CPC分类号： G06F13/4291 , G06F1/08 , G06F13/364 , H03L7/099 , H03L7/16 , H03L7/22 , H03L2207/06 , H03L2207/50 , G06F13/4022 , G06F2213/0002 , H03L7/093 , H03L7/18
摘要： 一种主锁相环设备可与包括从数控振荡器(sDCO)的一个或多个从设备相关联地操作，一个或多个数字PLL(DPLL)通道包括主数控振荡器(mDCO)。主同步定时器产生主定时脉冲，以从mDCO读取相位和频率信息。外设接口将读取的频率和相位信息发送到一个或多个从设备。同步接口发送主定时脉冲以同步sDCO中的副本同步定时器，所述副本同步定时器产生从定时脉冲，以供在更新在从设备处接收到的相位和频率信息时使用。
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公开(公告)号：CN103229420B
公开(公告)日：2016-09-28
申请号：CN201280003904.9
申请日：2012-01-24
申请人： 相干逻辑公司
发明人： M·S·卡文
CPC分类号： H03L7/193 , G06F1/04 , G06F1/08 , H03K23/667
摘要： 公开了使用扩展相除范围的、基于除以2/3单元和除以1/2/3单元的系列的分频器。该分频器使用修改的除以1/2/3单元和附加的电路元件，以在除数跨着倍频程边界转变时在相继的输出循环上将输入频率正确地除以除数。该分频器对于单元的系列中的未使用的除以1/2/3单元创建除以1模式。与使得各未使用的除以1/2/3单元实现除以3模式相反，除以1模式使输入时钟进入在各未使用的除以1/2/3单元的未使用的锁存器中。
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公开(公告)号：CN101501676B
公开(公告)日：2016-09-21
申请号：CN200680017363.X
申请日：2006-04-14
申请人： 微软技术许可有限责任公司
发明人： G·克里萨瑟科普洛斯 , D·M·格雷三世
IPC分类号： G06F15/173
CPC分类号： H04L43/0817 , G06F1/04 , G06F1/08 , G06F1/10
摘要： 公开了用于在分布式网络中提供资源管理的系统和方法。网络中设备的松散集合可能不了解其它设备的功率限制。壁式电源供电设备通常具有与电池供电移动设备显著不同的电源设置。本发明可用来从属于负责了解网络上的每个设备(或节点)的本地资源需求的本地服务。在这种分布式时间系统中，特定时域中的所有服务可加速、减速或完全停止。
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