公开(公告)号：CN108449086B

公开(公告)日：2021-11-16

申请号：CN201810160846.X

申请日：2018-02-27

申请人： 灿芯创智微电子技术(北京)有限公司

发明人： 王浩南 ,  吴汉明 ,  曹云鹏 ,  蒂姆·姚 ,  李伟

IPC分类号： H03L7/181

摘要： 本发明涉及一种多通道高速串行总线中发送端并行端口同步方法、电路和芯片。现有技术中，通常利用缓存实现并行端口同步，而缓存往往会占用较多的芯片面积，增加成本。本发明所述的电路/芯片仅用了数个逻辑门，配合自动的相位检测，在实际工作过程中动态调整并行时钟相位实现端口同步。采用本发明所述的方法、电路和芯片，同时解决了并行端口同步和跨时钟域的问题，避免了使用缓存器，减少了资源开销和链路延迟，在实际工作过程中自动调节时钟之间的相位关系，保证系统不受电压、温度和工艺偏差的影响。

公开(公告)号：CN108768393B

公开(公告)日：2021-11-09

申请号：CN201711373561.6

申请日：2017-12-19

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 魏慧婷 ,  文武 ,  毕波 ,  李永峰 ,  张佃伟 ,  侯训平 ,  段冲 ,  张超轩 ,  张乃康 ,  杨立 ,  吴雪峰 ,  孙家兴

IPC分类号： H03L7/181 ,  H03L7/08

摘要： 本发明提供了一种用于PLL频率综合器的周跳抑制电路，包括周跳检测器、频率选择器、周跳计数控制器、译码器。周跳检测器检测参考信号Fref和反馈信号Fdiv之间的相位差，当相位差超出鉴频鉴相器PFD鉴相范围时，周跳检测器产生超前检测脉冲信号U_CS或滞后检测脉冲信号D_CS，输出至频率选择器和周跳计数控制器；频率选择器选择超前检测脉冲信号U_CS或者滞后检测脉冲信号D_CS作为周跳脉冲信号Fs输出至周跳计数控制器，周跳计数控制器对周跳脉冲进行累加或累减，得到译码器控制字，控制PLL频率综合器电荷泵电流打开或关断，从而加快PLL频率综合器锁定。

公开(公告)号：CN110995250A

公开(公告)日：2020-04-10

申请号：CN201911083984.3

申请日：2019-11-07

申请人： 西安电子科技大学

发明人： 李智奇 ,  范凡 ,  付小宁 ,  余习凯 ,  周渭

IPC分类号： H03L7/08 ,  H03L7/091 ,  H03L7/099 ,  H03L7/181

摘要： 本发明提供了一种高分辨率任意频率信号的直接数字锁相电路及方法，包括步骤：1)利用ADC实现鉴相并确定两个信号的最小公倍数周期；2)在每个时间间隔τ(最小公倍数周期的倍数)进行一次数字化采集，测得相应的幅值；3)将所采数据传入FPGA，FPGA获得幅值和相位差的关系，计算出相邻时间间隔的相位差变化量及等效幅值关系；4)将高速FPGA存储的数据输出至低速的MCU进行处理，然后通过相位差变化量与频差之间的关系，得到被锁信号的实际频率信息；5)根据压控电压与振荡器输出频率之间的关系控制DAC产生反馈电压，控制晶振压控端，调节输出频率；6)压控振荡器的输出频率改变后送入相位信息采集模块，进行下一次数据采集，处理和反馈，形成闭环系统；本发明，简化了电路，实现了任意频率信号的直接数字锁相。

公开(公告)号：CN107800410A

公开(公告)日：2018-03-13

申请号：CN201710735056.5

申请日：2017-08-24

申请人： 意法半导体国际有限公司

发明人： A·库玛 ,  G·米德哈

IPC分类号： H03K5/1254 ,  H03L7/181

CPC分类号： H03L7/093 ,  H03C3/095 ,  H03L7/0891 ,  H03L7/099 ,  H03L7/1976 ,  H04B1/69 ,  H03K5/1254 ,  H03L7/181

摘要： 一种锁相或锁频环电路，包括被配置用于生成其频率由振荡器控制信号设置的输出时钟信号的振荡器。调制器电路接收第一信号和第二信号并且被配置用于生成控制信号，该控制信号的值响应于该第一和第二信号而被调制。滤波器电路通过对该控制信号进行滤波而生成该振荡器控制信号。德尔塔-西格玛调制器电路操作以响应于调制模式而对该第二信号进行调制。因此，该输出时钟信号为扩展频谱时钟信号。

公开(公告)号：CN107196653A

公开(公告)日：2017-09-22

申请号：CN201710251274.1

申请日：2017-04-18

申请人： 中国电子科技集团公司第四十一研究所

发明人： 曹阳 ,  陶长亚 ,  凌云志 ,  黄武 ,  赵润年 ,  张煜 ,  汤瑞 ,  张黎明 ,  周建烨

IPC分类号： H03L7/181 ,  H03L1/00

摘要： 本发明公开了一种宽带低相噪频率合成装置，具体涉及频率合成技术领域。该宽带低相噪频率合成装置，包括相互连接的参考电路、宽带信号产生电路、混频电路、点频信号发生电路和小数分频电路，利用第一压控振荡器和第二压控振荡器组合实现6～12GHz的宽频率覆盖，采用点频信号发生电路产生的2.5GHz、5GHz、10GHz的低相噪点频信号与6～12GHz的宽带高频信号进行混频，实现宽带高频信号频率向下搬移到0.2～3GHz，降低因为倍频效应带来的相噪恶化，实现输出信号的低相噪，使用小数分频技术实现频率合成装置输出频率的高频率分辨率。

公开(公告)号：CN104052474A

公开(公告)日：2014-09-17

申请号：CN201410242385.2

申请日：2014-06-03

申请人： 华为技术有限公司

发明人： 高鹏 ,  朱年勇 ,  梁建

IPC分类号： H03L7/18 ,  H03L7/181

CPC分类号： H04L27/152 ,  H03L7/18 ,  H04B1/16 ,  H04B17/14 ,  H04B17/21 ,  H04L7/0331

摘要： 本发明提供一种锁相环频率校正方法及系统，应用于对多频带压控振荡器的子频带选择；包括：在计数时间TCNT[k]内，对压控振荡器在当前工作子频带下输出的所述频率信号进行频率计数，得到频率计数值FCNT[k]，其中，当前工作子频带对应二进制搜索树中的当前节点的二进制数值；计算所述FCNT[k]与目标频率计数值FCNTTARGET[k]的误差，并将所述误差的绝对值与预定值进行比较，根据比较结果，在TCNT[k]的取值范围内动态调整所述TCNT[k]，并结合二进制搜索算法，确定所述压控振荡器工作的目标子频带。本发明将测量的误差与预设值进行比较，从而控制是否增加计数时间基准，在校正时间和校正精度之间做出正确的取舍，从而有效控制校正时间，这种动态地校正方法整体上可以有效地缩短校正时间。

公开(公告)号：CN101013892A

公开(公告)日：2007-08-08

申请号：CN200610147083.2

申请日：2006-11-14

申请人： 国际商业机器公司

发明人： M·A·科塞尔 ,  T·E·莫尔夫

IPC分类号： H03L7/08 ,  H03L7/181 ,  H04L27/148

CPC分类号： H03L7/113 ,  H03L7/091 ,  H03L7/093 ,  H03L7/0998

摘要： 根据本发明的锁相环包含频率获取环。频率获取环包含计数器，该计数器适用于对预先确定的时间段内发生的振荡器信号的周期数进行计数，频率获取环还包含减法器，该减法器适用于将计数得到的周期数与所希望的分频因子进行比较。锁相环还包含相位获取环。相位获取环包含相位旋转器和计数器，相位旋转器以旋转器相位对振荡器信号进行调节，计数器适用于对该预先确定时间段内发生的、经相位调节后的振荡器信号的周期数进行计数。相位获取环还包含减法器，该减法器适用于将计数得到的周期数与所希望的分频因子进行比较。锁相环还包括状态机，该状态机适用于：取决于减法器输出频率值与减法器输出相位值，对振荡器信号频率与振荡器信号相位进行调节。

公开(公告)号：CN1574642A

公开(公告)日：2005-02-02

申请号：CN200410049362.6

申请日：2004-06-11

申请人： 恩益禧电子股份有限公司

发明人： 小笠原和夫

IPC分类号： H03L7/181 ,  H03K5/13

CPC分类号： H03K5/133 ,  H03K2005/00065 ,  H03K2005/00071 ,  H04B1/707

摘要： 本发明提供一种能够抑制电路规模增大，并能够产生平滑的频谱扩展时钟的装置。该装置具有：输入从时钟输入端子(1)输入的时钟信号和控制信号(上升信号6和下降信号7)，根据控制信号对输出时钟信号的相位进行调整并将其输出的相位插值器(4)；和输入从时钟输入端子输入(1)的时钟信号并对其进行计数，根据计数结果，对相位插值器(4)输出用于使输出时钟信号的相位可变的控制信号(上升信号6和下降信号7)的控制电路(3)，从相位插值器(4)来的输出时钟信号的相位与时间一起被变动，在规定的频率范围内受到频率调制。

公开(公告)号：CN1095248C

公开(公告)日：2002-11-27

申请号：CN96106620.2

申请日：1996-06-14

申请人： 财团法人工业技术研究院

发明人： 王博民

IPC分类号： H03L7/181

CPC分类号： H03L7/0814 ,  H03L7/089 ,  H03L7/0991 ,  H03L7/18 ,  H03L2207/50

摘要： 一种全数字化锁相回路，包括：a、一个数字控制振荡器；b、一个K—计数器用以提供第一控制信号给数字控制振荡器；c、一个相位一频率检测器，它接收并比较数字控制振荡器的输出信号与输入信号，根据比较的结果送出一个第二控制信号至K—计数器。数字控制振荡器由一个延迟线，一个地址产生器及多工器组成。延迟线包括触发器，每个触发器之间有一相位差。地址产生器接收由K—计数器产生的第一控制信号并根据此信号产生一个地址给多工器。其中，所述延迟线包括L阶移位暂存器以产生L个相位不同的局部时脉，其中L为一整数。

公开(公告)号：CN117278034B

公开(公告)日：2024-01-30

申请号：CN202311534693.8

申请日：2023-11-17

申请人： 成都电科星拓科技有限公司

发明人： 高青 ,  李俞东 ,  石姣 ,  唐贝贝 ,  陈强

IPC分类号： H03M1/10 ,  H03M1/60 ,  H03L7/181

摘要： 本发明涉及时间数字转换器技术领域，公开了一种时间数字转换器步长的测量方法及系统，该方法为：扫描全数字锁相环路的时间数字转换器，基于数字编码值及其对应的出现次数、转换系数值计算得到所有测量到的数字编码值对应的步长；其中，转换系数值指时间数字转换器的时间与相位转换系数的值。本发明解决了现有技术存在的难以测量步长、影响芯片全数字锁相环时钟生成芯片的准确性等问题。