公开(公告)号：CN1126282C

公开(公告)日：2003-10-29

申请号：CN98809080.5

申请日：1998-07-24

申请人： 艾利森电话股份有限公司

发明人： L·P·金克尔

IPC分类号： H04B1/40 ,  H03L7/197

CPC分类号： H04B1/0057 ,  H03L7/197 ,  H04B1/005 ,  H04B1/406

摘要： 本发明涉及无线通信设备(20)，它包括用于在一个或多个具有相关的信道间隔的频率范围内通信(接收和/或发射)的无线通信装置(23，25，27)。无线通信装置使用振荡器信号，用于在频率范围内进行信道选择。无线通信设备还包括一个系统时钟(77)，它产生具有不能被所有的信道间隔除得尽的预定频率的时钟信号。按照本发明，在信道选择时使用的振荡器信号由以分数-NPLL电路形式出现的频率合成器电路(29)产生，所述时钟信号作为参考频率信号被馈送到分数-NPLL电路。本发明也包括无线电话，它包括有这样的无线通信设备和使用这样的无线通信设备。

公开(公告)号：CN1195928A

公开(公告)日：1998-10-14

申请号：CN97123089.7

申请日：1997-12-05

申请人： 三星电子株式会社

发明人： 姜锡奎

IPC分类号： H03L7/08

CPC分类号： H03L7/197 ,  H03L7/099 ,  Y10S331/02

摘要： 一种利用窄带压控振荡器的宽带锁相环,包括:频率和相位检测器,用于产生与输入信号和参考信号之间频率和相位差对应的电压;环滤波器,用于滤波从频率和相位检测器产生的信号为确定带宽;压控振荡器,用于产生其振荡频率按照从环滤波器产生的信号电压而变化的信号;电平检测器,通过检测从环滤波器产生的信号的电压电平来产生分配比控制信息;和可变频率分频器,按照分配比对从压控振荡器产生的信号进行分频,以产生参考信号。

公开(公告)号：CN107800429A

公开(公告)日：2018-03-13

申请号：CN201610818527.4

申请日：2016-08-31

申请人： 北京普源精电科技有限公司

发明人： 丁新宇 ,  王悦 ,  王铁军 ,  李维森

IPC分类号： H03L7/197

CPC分类号： H03L7/197

摘要： 本发明提供了具有外触发同步功能的信号发生器及信号产生方法，第一时钟模块，用于产生第一时钟；DAC模块，对第一时钟进行M分频，生成第二时钟；第二时钟模块，对第二时钟进行分频和相移，产生第三时钟、第四时钟组和第一时钟使能、第二时钟使能；相位差计算单元，生成相位差数据和波形启动信号；波形产生单元，以第三时钟为工作时钟，根据相位差数据和波形启动信号产生N路并行的第一波形数据；相位调整单元，以第三时钟为工作时钟，根据相位差数据和第一波形数据，生成第二波形数据；并串转换单元，以第二时钟为工作时钟，将第二波形数据转换为一路串行的第三波形数据；DAC模块，以第一时钟为工作时钟，将第三波形数据转换为模拟的波形输出。

公开(公告)号：CN105634485A

公开(公告)日：2016-06-01

申请号：CN201510970784.5

申请日：2015-12-22

申请人： 华为技术有限公司

发明人： 徐杰阳 ,  张兵照 ,  刘永旺

IPC分类号： H03L7/197 ,  H03L7/18

CPC分类号： H03L7/18 ,  H03L7/197

摘要： 本发明提供了一种扩频时钟产生装置，包括：监控模块，用于监控先进先出FIFO存储器的深度，并且将该FIFO存储器的深度反馈给扩频时钟产生器SSCG；该FIFO存储器，用于缓存数据；该SSCG，用于接收第一时钟信号和该监控模块反馈的该FIFO存储器的深度，根据该FIFO存储器的深度对该SSCG的分频数进行调整得到调整后的分频数，并且根据该调后的分频数对第一时钟信号进行扩频生成扩频时钟信号。通过实时监控FIFO存储器的深度，根据FIFO存储器的深度不断调整扩频时钟生成器SSCG的分频数，再根据调整后的分频数生成扩频时钟信号，使得在不同的时间段扩频时钟信号的中心频率交替出现偏高或偏低的情况，进而在整个时间段扩频时钟信号的中心频率保持稳定。

公开(公告)号：CN102210101A

公开(公告)日：2011-10-05

申请号：CN200980145659.3

申请日：2009-07-31

申请人： 辛奥普希斯股份有限公司

发明人： J·J·玛查多

IPC分类号： H03L7/087 ,  H03L7/095

CPC分类号： H03L7/10 ,  H03L7/0891 ,  H03L7/095 ,  H03L7/197

摘要： 本发明涉及实现采用自动限界算法锁定到宽范围输入基准信号的PLL单元的混合模式电子电路。

公开(公告)号：CN102067453A

公开(公告)日：2011-05-18

申请号：CN200980122499.0

申请日：2009-05-05

申请人： 赫梯特微波公司

发明人： M·M·克鲁蒂埃 ,  T·里潘

IPC分类号： H03L7/06

CPC分类号： H03L7/1976 ,  H03C3/0925 ,  H03C3/0933 ,  H03L7/0891 ,  H03L7/197

摘要： 本发明涉及一种在集成电路芯片上集成斜坡扫描分数频率合成器，它包括一个分数频率合成器，它带有响应VCO和Δ∑调制器用以修正分数分频器的除数的分数分频器；在相同的集成电路芯片上的斜坡发生器，斜坡发生器响应触发信号以产生斜坡，用来扫描所述分数频率合成器的频率。

公开(公告)号：CN102055494A

公开(公告)日：2011-05-11

申请号：CN201010536207.2

申请日：2010-11-03

申请人： 美士美积体产品公司

发明人： 阿尔达·卡米勒·巴弗拉 ,  莱文特·亚凯 ,  穆斯塔法·埃尔图鲁尔·厄内尔

IPC分类号： H04B1/69

CPC分类号： H04B1/7087 ,  H03L7/197

摘要： 本申请案涉及控制扩频信号的调制频率的系统及方法。一种设备用于基于其频率可相当大地变化的输入信号产生扩频信号。所述设备特别适合于响应于所述输入信号的所述频率的广泛变化来控制调制的频率。此防止所述调制频率偏离到可致使不利操作效应的不期望的频率范围中。所述设备包含：检测器，其适于产生与所述输入信号的所述频率相关的第一信号；控制器，其适于基于所述第一信号产生用于控制调制信号的频率的第二信号；调制信号产生器，其适于基于所述第二信号产生所述调制信号；及扩频信号产生器，其适于基于所述调制信号产生所述扩频信号。

公开(公告)号：CN101836363A

公开(公告)日：2010-09-15

申请号：CN200880112920.5

申请日：2008-10-23

申请人： 高通股份有限公司

发明人： 孙博 ,  居坎瓦尔·辛格·萨霍塔 ,  吴越

IPC分类号： H03L7/10 ,  H03L7/107 ,  H03L7/093 ,  H03L7/08

CPC分类号： H03L7/197 ,  H03J7/065 ,  H03L1/00 ,  H03L7/0802 ,  H03L7/0898 ,  H03L7/093 ,  H03L7/107 ,  H03L2207/06

摘要： 本发明提供一种本机振荡器，其包括锁相回路。所述锁相回路包括电压控制振荡器(VCO)及新颖的VCO控制电路。所述VCO控制电路可为可编程的且可配置的。在一个实例中，将改变所述VCO的功率状态的指令接收到所述VCO控制电路上。所述指令是由其它电路响应于蜂窝式电话中所检测到的RF信道条件变化(例如，信噪比确定的变化)而发布的。作为响应，所述VCO控制电路输出控制信号，所述控制信号逐渐加宽所述PLL的回路带宽，接着逐渐改变VCO偏置电流以改变所述VCO功率状态，且接着将所述PLL的所述回路带宽缩窄回到其原始带宽。加宽所述PLL带宽、改变所述VCO功率状态及缩窄所述PLL带宽的整个过程在所述PLL保持锁定的同时发生。

公开(公告)号：CN101064511A

公开(公告)日：2007-10-31

申请号：CN200710101044.3

申请日：2007-04-26

申请人： 恩益禧电子股份有限公司

发明人： 石井秋野

IPC分类号： H03L7/22

CPC分类号： H03L7/23 ,  H03L7/0891 ,  H03L7/197

摘要： 一种PLL电路，可抑制PLL电路间的相互干扰。检测器(30)检测扫过输入信号的频率的PLL电路(20)的输出信号频率和给定的频率的差是不是第1阈值以下。分频比设定电路(40)进行控制，使得在此差是第1阈值以下的场合变更PLL电路(10)的输出信号频率。给定的频率是指基于PLL电路(10)的输出信号频率而预先设定的固定的频率。PLL电路(10)具备确定PLL电路(10)的输出信号频率的分频器(11、16、17)，设计成可通过分频比设定电路(40)的控制来变更分频器的分频比。通过分频比设定电路(40)的控制来决定分频器的分频比，使得变更了的输出信号频率和变更之前的输出信号频率的差成为第2阈值以下。

公开(公告)号：CN1684405A

公开(公告)日：2005-10-19

申请号：CN200510059981.8

申请日：2005-04-04

申请人： 沃福森微电子股份有限公司

发明人： 保罗·莱索

IPC分类号： H04L7/033 ,  H04L25/05

CPC分类号： H03L7/197 ,  G06F5/06 ,  G06F5/12 ,  G06F2205/061 ,  H03L7/10 ,  H04J3/0632

摘要： 时钟同步器、及结合时钟同步器的时钟和数据恢复装置连同对应的时钟同步方法被加以说明。时钟同步器结合弹性缓冲器。被接收的时钟信号被用来将数据钟控到缓冲器内，以及从本地所产生的时钟被用来将数据钟控出缓冲器。通过使用PLL本地时钟被合成，并且来自弹性缓冲器的填充水平信号被用来控制到本地时钟频率以维持缓冲器内所需要的平均数据量，由此获得所接收的时钟与本地时钟的同步。在优选的实施例中填充水平信号被用来控制PLL反馈路径中的可变除法器，所述PLL被供应有高稳定性的基准信号。因此产生同步的且低抖动的本地时钟。优选地，弹性缓冲器采用相对宽的字宽的计数器、以及得到被降低得多的深度的存储器阵列、由字的仅几个最低有效位所提供的读取和写入指针。