利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

84 条记录 (耗时 0.07 秒)

    在锁相环路中使用参考时钟抖动来降低突波
    2.
    发明公开
    在锁相环路中使用参考时钟抖动来降低突波 有权

    公开(公告)号：CN107634757A

    公开(公告)日：2018-01-26

    申请号：CN201710584363.8

    申请日：2017-07-18

    申请人： 德州仪器公司

    发明人： M·穆厄

    IPC分类号： H03L7/083 ,  H03L7/085

    CPC分类号： H04L7/0331 ,  H03L7/183 ,  H03L7/197 ,  H04B15/02 ,  H04L7/06

    摘要： 本申请案涉及在锁相环路中使用参考时钟抖动来降低突波。本发明的实施例提供锁相环路(100)。可控制振荡器(102)产生射频RF信号(120)。除法器(108)经配置以通过将所述RF信号除以除法因子(114)而产生经除分RF信号。相位检测电路(106)经配置以接收经抖动参考信号及所述经除分RF信号且产生用于控制所述振荡器的相位误差信号。抖动模块(110)经配置以产生所述经抖动参考信号(113)及所述除法因子(114)，其中所述经抖动参考信号具有从多个抖动频率选择的随机改变频率，且其中所述除法因子经同步选择以与每一选定抖动频率与所述RF信号的目标频率之间的比率匹配。

    控制扩频信号的调制频率的系统及方法
    5.
    发明授权
    控制扩频信号的调制频率的系统及方法 有权

    公开(公告)号：CN102055494B

    公开(公告)日：2015-04-08

    申请号：CN201010536207.2

    申请日：2010-11-03

    申请人： 马克西姆综合产品公司

    发明人： 阿尔达·卡米勒·巴弗拉 ,  莱文特·亚凯 ,  穆斯塔法·埃尔图鲁尔·厄内尔

    IPC分类号： H04B1/7087 ,  H03L7/197

    CPC分类号： H04B1/7087 ,  H03L7/197

    摘要： 本申请案涉及控制扩频信号的调制频率的系统及方法。一种设备用于基于其频率可相当大地变化的输入信号产生扩频信号。所述设备特别适合于响应于所述输入信号的所述频率的广泛变化来控制调制的频率。此防止所述调制频率偏离到可致使不利操作效应的不期望的频率范围中。所述设备包含：检测器，其适于产生与所述输入信号的所述频率相关的第一信号；控制器，其适于基于所述第一信号产生用于控制调制信号的频率的第二信号；调制信号产生器，其适于基于所述第二信号产生所述调制信号；及扩频信号产生器，其适于基于所述调制信号产生所述扩频信号。

    一种基于游标卡尺法的步进延迟脉冲实现方法
    6.
    发明公开
    一种基于游标卡尺法的步进延迟脉冲实现方法 有权

    公开(公告)号：CN104280721A

    公开(公告)日：2015-01-14

    申请号：CN201410384617.8

    申请日：2014-08-05

    申请人： 中国科学院电子学研究所

    发明人： 花小磊 ,  沈绍祥 ,  周斌 ,  方广有

    IPC分类号： G01S7/292

    CPC分类号： H03L7/197

    摘要： 本发明提供一种基于游标卡尺法的步进延迟脉冲实现方法，其相比较于快慢斜波硬件电路搭建法，硬件电路无额外开销：快慢斜波硬件电路搭建法需要额外的硬件开销，而游标卡尺法运用FPGA内部集成PLL实现步进延迟，无需额外硬件电路开销；其相比较于快慢斜波硬件电路搭建法，延迟值可调：快慢斜波硬件电路搭建法，一旦电路固定，则延迟值固定，不可根据需求调整延迟值，可适应性差；本发明的游标卡尺法，可以调整技术指标，改变延迟值。本发明可靠性高：游标卡尺法基于FPGA实现，在高等级FPGA芯片情况下，该处理方法可靠性高，可应用于航天领域。

    分频器及分频方法
    7.
    发明公开
    分频器及分频方法 有权

    公开(公告)号：CN102832932A

    公开(公告)日：2012-12-19

    申请号：CN201210007468.4

    申请日：2012-01-11

    申请人： 联发科技股份有限公司

    发明人： 林昂生

    IPC分类号： H03L7/18

    CPC分类号： H03L7/197

    摘要： 本发明提供一种分频器以及分频方法，该分频器包含有一相位选择电路、一相位选择电路、一控制电路以及一重定时电路。其中，该位选择电路用以接收具有不同相位的多个输入信号，并依据多个重定时信号来选择性地输出该些输入信号之一，以产生一输出信号。该控制电路，用以接收该输出信号来产生多个控制信号。该重定时电路用以依据这些输入信号来重定时这些控制信号以产生上述重定时信号。本发明的分频器以及分频方法，能够应用重定时控制信号来提供一高速运作的分频器。

    锁相环电路及相应的频率转化方法
    8.
    发明授权
    锁相环电路及相应的频率转化方法 失效

    公开(公告)号：CN101436860B

    公开(公告)日：2011-03-30

    申请号：CN200710187921.3

    申请日：2007-11-15

    申请人： 天钰科技股份有限公司

    发明人： 张远成

    IPC分类号： H03L7/18 ,  H04N5/44

    CPC分类号： H03L7/197

    摘要： 本发明涉及一种锁相环电路，其包括一鉴相器，一滤波器，一压控振荡器，以及一M倍数分频器，该鉴相器的一个输入端输入一参考频率，该M倍数分频器的输出端输出一需要的通路频率，该锁相环电路进一步包括一N/N+1倍数分频器及一个N/N+1倍数分频控制器，该N/N+1倍数分频器设置在该鉴相器与压控振荡器之间，其一输入端连接至该压控振荡器，其输出端连接至该鉴相器的另一输入端，且该N/N+1倍数分频器的另一输入端连接至该N/N+1倍数分频控制器以接收该N/N+1倍数分频控制器所产生的控制信号，使该N/N+1倍数分频器在一个工作周期的第一时间段内输出N倍数，而在第二时间段内输出N+1倍数。

    PLL时钟信号生成电路
    9.
    发明授权
    PLL时钟信号生成电路 失效 转让

    公开(公告)号：CN100409573C

    公开(公告)日：2008-08-06

    申请号：CN200410092393.X

    申请日：2004-11-10

    申请人： 夏普株式会社

    发明人： 坂本恭彦 ,  中尾佳宽

    IPC分类号： H03L7/10 ,  H03L7/18 ,  H03L7/08

    CPC分类号： H03L7/10 ,  H03L7/0891 ,  H03L7/197 ,  Y10S331/02

    摘要： 本发明是一种PLL时钟信号生成电路，包括：相位比较器(101)、电荷泵电路(102)、滤波器电路(103)、压控振荡器(104)以及分频器(105、106)，其中，还具有对滤波器电路(103)的输出即参考电压的状态进行检测并根据检测的参考电压的状态来控制分频器的倍率的变更的倍率控制电路(107)，倍率控制电路(107)通过检测参考电压的状态，检测到PLL时钟信号生成电路偏离可锁定区域的情况下，输出对倍率进行变更的控制信号(LPFOUT)，以使其不偏离可锁定区域。