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公开(公告)号：CN109642942A
公开(公告)日：2019-04-16
申请号：CN201780053852.9
申请日：2017-09-01
申请人： 皇家飞利浦有限公司
发明人： B·J·萨沃德
CPC分类号： G01S15/8925 , G01S7/52028 , G01S7/5208 , G01S7/52095 , G01S7/52096 , G10K11/346 , H03M1/06 , H03M3/30
摘要： 超声探头(106)包含阵列换能器(101)以及被耦合到所述阵列的元件的微波束形成器。所述微波束形成器包括模拟ASIC(102)，其中，发射器和放大器被耦合到所述阵列(101)的元件。所述微波束形成器还包括：将接收到的回波信号转换成数字数据的模数转换器，以及位于数字ASIC(103)中的数字波束形成电路。数字ASIC(103)以比数字ASIC(103)的数字集成电路过程的频率低的核心频率计时，并且数字ASIC(103)以比数字集成电路过程被设计的电压低的电源电压来操作，这两者都降低了所述微波束形成器的功耗。
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公开(公告)号：CN108696281A
公开(公告)日：2018-10-23
申请号：CN201810323172.0
申请日：2018-04-12
申请人： 亚德诺半导体集团
IPC分类号： H03M3/00
摘要： 本公开涉及功率缩放连续时间Δ‑Σ调制器。Δ‑Σ调制器电路包括：包括第一积分器级和模数转换器(ADC)电路的正向电路路径，其中所述正向电路路径的传递函数包括m的信号增益元素，其中m是正整数；到所述第一积分器级的输入路径，其中所述输入路径的传递函数包括1/m的信号增益元素；和反馈电路路径，可操作地耦合到ADC电路的输出和所述第一积分器级的op amp的反相输入，其中所述反馈电路路径至少包括第一数模转换器(DAC)电路，并且所述反馈电路路径的传递函数包括1/m的信号增益元素。
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公开(公告)号：CN107852164A
公开(公告)日：2018-03-27
申请号：CN201680040665.2
申请日：2016-06-02
申请人： 美国亚德诺半导体公司
发明人： A·班德约帕得哈
IPC分类号： H03M1/00
摘要： 用于CT DSM的修改的拓扑(本文称为“SCFF”)可以有效地处理信号传递函数(STF)峰化，这是连续时间前馈ΔΣ转换器的固定性能。SCFF方法包括向第二积分器的输入提供另外的数模(DAC)反馈路径(在电路中产生另外的DAC，把量化器的输出转换成模拟信号并把模拟信号反馈到第二积分器的输入)。而且，SCFF方法包括提供两个馈入：第一馈入到第二积分器的输入以及第二馈入到第三积分器的输入。第一馈入可以是负的。有利地，修改的连续时间ΔΣ调制器实现这种方法缓解了信号传递函数中的一些峰化问题，同时仍享有低功耗。
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公开(公告)号：CN107359879A
公开(公告)日：2017-11-17
申请号：CN201710546227.X
申请日：2017-07-06
申请人： 江苏东华测试技术股份有限公司
CPC分类号： H03M7/3004 , H03M3/30 , H03M7/3057 , H03M7/3059
摘要： 本发明公开了一种减小在线监测海量数据存储的系统，包括传感器、信号调理电路、模数转换器、处理器以及网络通讯单元；所述传感器与信号调理电路连接，信号调理电路与模数转换器连接，模数转换器连接与处理器连接，本发明能够减小海量数据存贮，对数据进行实时分布式计算，前端过滤后续不关心的数据，既有效减少在线监测系统的通讯带宽，又大大减少了后端服务器的海量存储数据量，提高客户端数据处理的效率。
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公开(公告)号：CN104137422B
公开(公告)日：2017-10-24
申请号：CN201380008559.2
申请日：2013-02-08
申请人： 美国亚德诺半导体公司
IPC分类号： H03M3/00
摘要： 一种西格玛德尔塔调制器可以包括环路滤波器和加法器，所述加法器配置成接受环路滤波器的输出和抖动输入信号。加法器可进一步配置成将环路滤波器的输出和抖动输入信号组合成组合输出信号。西格玛德尔塔调制器还可以包括量化器，其配置成接受来自加法器的组合输出信号，并且将组合信号量化成量化器输出信号。西格玛德尔塔调制器可以进一步包括第一减法器，其配置成接受量化器输出信号并且从量化器输出信号中减去抖动输入信号。
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公开(公告)号：CN104217737B
公开(公告)日：2017-05-03
申请号：CN201410069134.9
申请日：2014-02-27
申请人： 蒂雅克股份有限公司
发明人： 宫本贵史
IPC分类号： G11B27/10
CPC分类号： H04R23/00 , G10H1/46 , G10H2250/035 , G11B2020/00065 , H03M3/30
摘要： 本发明提供一种具备检索功能的数字信号处理装置，即使是1位数字信号也能够容易且可靠地检索到预期的位置。数字信号处理装置的控制部(18)从存储部(20)提取由轻推转盘(22)指定的位置起的预定时间的1位数字信号并反复输出到多位化器(10)。多位化器(10)将1位数字信号转换成多位，通过乘法运算器(12)进行淡入和淡出处理，并通过ΔΣ调制器(14)再转换成1位数字信号并输出。
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公开(公告)号：CN106537785A
公开(公告)日：2017-03-22
申请号：CN201480080606.9
申请日：2014-05-16
申请人： 美国莱迪思半导体公司
CPC分类号： H03L7/1976 , G06F1/04 , H03L7/081 , H03L7/087 , H03L7/0891 , H03L7/091 , H03L7/093 , H03L7/193 , H03M3/30
摘要： 提供了一种分数N型锁相回路(PLL)电路(104、600、800)。PLL电路(104、600、800)生成扩频时钟(SSC)，利用平均技术来抑制相位内插器非线性。PLL电路(600、800)包括具有混合有限脉冲响应(FIR)滤波的分数分频器(606、806)。此外，提供了用于混合FIR分数N型PLL电路(600、800)的小型且低功率分频器。
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公开(公告)号：CN104106216B
公开(公告)日：2017-03-22
申请号：CN201380008539.5
申请日：2013-02-08
申请人： 美国亚德诺半导体公司
IPC分类号： H03M1/00
摘要： 一种ΣΔ模数转换器(“ΣΔADC”)可包括环路滤波器，ADC、反馈数模转换器(“DAC”)以及控制电路。反馈DAC可包括多个单位元件(电阻器，电容器，或电流源)，它们理想地彼此相同但是由于制造期间引入的失配误差而有所变化。失配误差可在ΣΔADC输出信号中引入产生不期望的噪声频率和非线性的信号误差。本发明的实施例提供了稳定的二阶混扰器，其实现了ΣΔADC对频率响应的整形以降低DAC单位元件之间的失配误差的影响。二阶混扰器可包括累加校正器，其可抑制混扰器内累加器的饱和。该抑制可压缩每个累加器的累加值的范围同时保持值的连贯以稳定二阶混扰器的操作。
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公开(公告)号：CN106253907A
公开(公告)日：2016-12-21
申请号：CN201610388699.2
申请日：2016-06-02
申请人： 亚德诺半导体集团
IPC分类号： H03M3/00
摘要： 本发明涉及使用旋转电阻器环生成比较器阈值。数据转换器将模拟形式的信号转换成数字形式或者将信号从数字形式转换成模拟形式。由于本来应相同的器件(一元元件)之间的失配，一些数据转换器输出会具有不合需要的特性，诸如非线性。基于伪随机序列来混排一元元件的输入是一种能够随时间推移而平衡失配的技术。然而，混排通常需要复杂的开关矩阵，并且可能影响转换器的速度。为解决失配，用于旋转比较器阈值的高速技术被实现以有效地旋转一元数模转换器元件阵列。该技术尤其有益于解决在德尔塔-西格玛模数转换器内重构量化模拟信号的一元数模转换器中的失配。
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公开(公告)号：CN106230444A
公开(公告)日：2016-12-14
申请号：CN201610396295.8
申请日：2016-06-07
申请人： 云南大学
CPC分类号： H04B1/04 , H03M3/30 , H03M3/402 , H04B1/0483 , H04B2001/0491
摘要： 本发明涉及一种基于低通 和带通调制器混合结构的并发双频带发射机，属于宽带和多频带系统应用领域。本发明包括：两个不同的输入信号在DSP（1）处理后分别经过带通调制器（2）和低通 调制器（3）进行噪声整形，然后与两个不同的载波进行上变频，其载波频率分别与对应的调制器过采样频率相同（4、5），然后以相同的时钟频率将上下两路信号结合起来（6）再放大（7）和滤波（8），最后发送此双频信号。本发明的优点在于：上下两支路的 调制器结构灵活简单，保证两路信号传输互不干扰，实现了非连续频谱的聚合；载波频率与调制器过采样频率相同，降低了整个系统的时钟频率，便于实现。
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