为锁相环生成可重构的小数分频频率

    公开(公告)号:CN107534444A

    公开(公告)日:2018-01-02

    申请号:CN201680024640.3

    申请日:2016-04-26

    申请人: 赛灵思公司

    摘要: 在一个示例中,一种锁相环PLL电路(108),其包括:误差检测器(202),其可操作成产生误差信号(218);振荡器(204),其可操作成:基于所述误差信号和频带选择信号,提供具有输出频率的输出信号,所述输出频率为频率乘数乘以所述参考频率;分频器(208),其可操作成:基于分频器控制信号来分频所述输出信号的输出频率,以产生所述反馈信号;总和增量调制器SDM(209),其可操作成:基于表示所述频率乘数的整数值和小数值的输入,以产生所述分频器控制信号,响应于阶选择信号,所述SDM可操作以选择所述SDM的阶;和状态机,其可操作成:在获取状态下,产生所述频带选择信号并通过所述阶选择信号设置所述SDM的阶。

    基带到射频的上变频器

    公开(公告)号:CN103828243B

    公开(公告)日:2017-06-06

    申请号:CN201280033822.9

    申请日:2012-05-11

    IPC分类号: H03M3/00

    摘要: 描述了基带到频率的上变频器(1),其中基带到频率的上变频器(1)包括用于接收第一基带样本的第一基带信号的第一输入端(201)和用于接收第二基带样本的第二基带信号的第二输入端(202)以及用于提供经上变频的无线电信号样本的输出端(TX)。基带到射频的上变频器(1)进一步包括相位转换器(2)用于将第一基带样本的第一基带信号和第二基带样本的第二基带信号转换成第一中间样本的第一中间信号(Xn)、第二中间样本的第二中间信号(Yn)以及第三中间样本的第三中间信号(Zn)。中间样本随后被上变频成无线电信号样本。

    用于ΣΔADC的混扰器的稳定性校正

    公开(公告)号:CN104106216A

    公开(公告)日:2014-10-15

    申请号:CN201380008539.5

    申请日:2013-02-08

    IPC分类号: H03M1/00

    摘要: 一种ΣΔ模数转换器(“ΣΔADC”)可包括环路滤波器,ADC、反馈数模转换器(“DAC”)以及控制电路。反馈DAC可包括多个单位元件(电阻器,电容器,或电流源),它们理想地彼此相同但是由于制造期间引入的失配误差而有所变化。失配误差可在ΣΔADC输出信号中引入产生不期望的噪声频率和非线性的信号误差。本发明的实施例提供了稳定的二阶混扰器,其实现了ΣΔADC对频率响应的整形以降低DAC单位元件之间的失配误差的影响。二阶混扰器可包括累加校正器,其可抑制混扰器内累加器的饱和。该抑制可压缩每个累加器的累加值的范围同时保持值的连贯以稳定二阶混扰器的操作。