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公开(公告)号：CN118575256A
公开(公告)日：2024-08-30
申请号：CN202380017183.5
申请日：2023-09-11
申请人： 半导体元件工业有限责任公司
IPC分类号： H01L21/02 , H01L21/283 , H01L21/441 , H01L21/76
摘要： 公开了在高功率应用诸如电动车辆和工业应用中使用的屏蔽栅极半导体器件。这些器件形成为台面(106)/沟槽(400)结构，其中屏蔽栅极电极形成在这些沟槽中。提出了各种沟槽结构(400,500,600,700)，这些沟槽结构包括可有益于管理电荷和相关联的电场的分布的锥形部分(401)和端部突出部(502,602,702,802)。锥形沟槽(400)可用于增加和稳定半导体管芯(100)的终止区(104)中的击穿电压。
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公开(公告)号：CN118571918A
公开(公告)日：2024-08-30
申请号：CN202410626148.X
申请日：2024-05-20
申请人： 上海朕芯微电子科技有限公司
摘要： 本申请公开了一种功率半导体器件场限环结构的制备方法，包括：提供衬底，在衬底上沉积生长第一外延层，衬底和第一外延层均为第一型掺杂；在第一外延层的场限环区域刻蚀多个间隔设置的场限环沟槽；在刻蚀后的第一外延层上沉积生长第二外延层，使第二外延层完全填充场限环沟槽，第二外延层为第二型掺杂；将第一外延层表面上的第二外延层研磨掉，使第二外延层仅填充场限环沟槽；在第一外延层的主结区域注入第二型掺杂形成主结。本方案能够精确控制器件参数，提高功率半导体器件的耐压性能。
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公开(公告)号：CN113421820B
公开(公告)日：2024-08-30
申请号：CN202110689226.7
申请日：2021-06-22
申请人： 捷捷半导体有限公司
摘要： 本申请提供了一种氧化退火方法，涉及半导体退火工艺技术领域。首先将待处理晶片在低温下置于反应炉内；然后通入氧气，将反应炉内的温度升高至阈值温度并维持第一预设时间；最后将反应炉内的温度按小于或等于1℃/min的速率进行降温，直至反应炉内的温度恢复至低温，以在氧化退火过程中使待处理晶片的内部缺陷析出至表面。本申请提供的氧化退火方法具有能够修复晶圆内的晶格缺陷，提升晶片应力的优点。
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公开(公告)号：CN118556277A
公开(公告)日：2024-08-27
申请号：CN202280086107.5
申请日：2022-10-19
申请人： 株式会社斯库林集团
IPC分类号： H01L21/02 , H01L21/304
摘要： 本发明的目的在于提供一种可按像素评价处理单元的动作偏差的技术。首先，通过多次拍摄处理单元的特定动作，取得多个动态图像(M)。接着，针对多个动态图像(M)中包含的多个帧图像(F)，通过光流法，按每个像素算出运动向量(V)。接着，在多个动态图像M中，通过比较同一时刻、同一像素的运动向量(V)，按每个像素算出基于运动向量(V)的评价值(σ)。之后，基于算出的评价值(σ)，评价处理单元的动作。
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公开(公告)号：CN118553601A
公开(公告)日：2024-08-27
申请号：CN202410529826.0
申请日：2024-04-29
申请人： 江苏亚电科技股份有限公司
摘要： 本申请涉及一种晶圆提升干燥方法，晶圆先在第一位置进行第一预设时间的干燥，再在提升一定高度的第二位置进行第二预设时间的干燥，由于晶圆在第一位置和第二位置时，晶圆与晶圆升降机构的接触位置、晶圆与旋转支撑块的接触位置不同，因此，能够起到更好地干燥效果。
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公开(公告)号：CN118553600A
公开(公告)日：2024-08-27
申请号：CN202311778720.6
申请日：2023-12-22
申请人： 株式会社国际电气
摘要： 本发明涉及衬底处理方法、半导体器件的制造方法、衬底处理装置、及记录介质，课题在于提供能够提高衬底上形成的膜的阶梯覆盖性的技术。包括：(a1)向衬底供给第1改性气体的工序；(a2)向前述衬底供给具有第1元素的第1处理气体的工序；(b1)向前述衬底供给第2改性气体的工序；和(b2)向前述衬底供给具有第2元素、且比同一条件下的前述第1处理气体更容易吸附于前述衬底的开口部侧的第2处理气体的工序，前述方法具有将(a1)和(a2)进行第1次数、将(b1)和(b2)进行第2次数，形成包含前述第1元素和前述第2元素的膜的工序，(b1)是在前述第2改性气体比同一条件下的前述第1改性气体更容易吸附于前述衬底的表面的条件下进行的。
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公开(公告)号：CN112313777B
公开(公告)日：2024-08-27
申请号：CN201980041402.7
申请日：2019-10-01
申请人： 玛特森技术公司 , 北京屹唐半导体科技股份有限公司
IPC分类号： H01L21/02 , H01L21/027 , H01L21/768 , H01L21/324
摘要： 提供了用于工件的表面处理的工艺。在一个示例性实施中，方法可包括将工件放置在处理腔室中的工件支撑件上。该方法可包括允许工艺气体进入处理腔室。该工艺气体可包括臭氧气体。该方法可包括将硅氮化物层和低‑k介电层暴露于工艺气体中以改变所述硅氮化物层的表面润湿角。
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公开(公告)号：CN111063607B
公开(公告)日：2024-08-27
申请号：CN201910966765.3
申请日：2019-10-12
申请人： 株式会社迪思科
IPC分类号： H01L21/02 , H01L21/683
摘要： 提供晶片的加工方法，不降低品质而形成器件芯片。该晶片的加工方法将在由分割预定线划分的正面的各区域内形成有多个器件的晶片分割成各个器件芯片，其中，该晶片的加工方法具有如下的工序：聚烯烃系片配设工序，将晶片定位于具有对晶片进行收纳的开口的框架的该开口内，将聚烯烃系片配设在晶片的背面和框架的外周上；一体化工序，对该聚烯烃系片进行加热，通过热压接使晶片与该框架借助该聚烯烃系片而一体化；分割工序，沿着该分割预定线照射对于该晶片具有吸收性的波长的激光束，形成分割槽而将该晶片分割成各个器件芯片；以及拾取工序，从该聚烯烃系片拾取各个该器件芯片。
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公开(公告)号：CN118541812A
公开(公告)日：2024-08-23
申请号：CN202280088679.7
申请日：2022-01-11
申请人： 华为技术有限公司
发明人： 克里希纳·库马尔·布沃卡 , 陈毅坚
IPC分类号： H01L29/786 , H01L21/02
摘要： 本发明提供了一种包括n掺杂FET组件(102)和p掺杂FET组件(104)的场效应晶体管(field‑effect transistor，FET)器件(100A)。两个FET组件(102、104)中的每个FET组件包括：硅基衬底层(106A、106B)和多个水平半导体层(108A、108B、108C)，多个水平半导体层(108A、108B、108C)在垂直方向上彼此分离并由栅极层(110)封装。两个FET组件(102、104)中的至少一个FET组件还包括多个垂直半导体构件(112A、112B、112C)，多个垂直半导体构件(112A、112B、112C)布置在水平半导体层(108A、108B、108C)中的两个水平半导体层之间。两个FET组件(102、104)中的至少一个FET组件还包括另一个垂直半导体构件(112A)，另一个垂直半导体构件(112A)布置在多个水平半导体层中的底部水平半导体层(108A、108B、108C)与硅基衬底层(106A、106B)之间。FET器件(100A)具有改进的有效宽度(WEFF)，这进一步使得FET器件(100A)的性能得到改进。
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公开(公告)号：CN118541777A
公开(公告)日：2024-08-23
申请号：CN202380017121.4
申请日：2023-01-17
申请人： 索泰克公司
发明人： 布鲁诺·吉瑟兰
摘要： 本发明涉及一种在基板上制造包括至少两个拼块的结构的方法，所述方法包括以下步骤：‑在支承基板(1、3、S)上放置至少两个拼块((P1、P2)，(P’1、P’2))，所述拼块是按照与目标分布和/或几何相比不正确的分布和/或几何布置在所述支承基板(1、3、S)上的；‑形成掩模，该掩模包括根据限定目标分布和/或几何的图案至少部分地覆盖所述拼块((P1、P2)，(P’1、P’2))的保护膜(M1、M2)以及围绕保护膜(M1、M2)延伸的至少一个开口；‑通过掩模中的开口对至少一个拼块((P1、P2)，(P’1、P’2))进行蚀刻，以根据目标分布和/或几何对拼块的布置进行校正。
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