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公开(公告)号：CN104681540B
公开(公告)日：2018-02-13
申请号：CN201410705202.6
申请日：2014-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528
CPC classification number: G06F17/5072 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种单元布局，包括用于VDD电源的第一金属线，第一金属线包括连接至第一金属线并且垂直于第一金属线的第一凸出件。第二金属线是用于VSS电源，并且包括连接至第二金属线并且垂直于第二金属线的第二凸出件。单元布局包括上单元边界、下单元边界、第一单元边界和第二单元边界。上单元边界和下单元边界沿着X方向延伸。第一单元边界和第二单元边界沿着Y方向延伸。上单元边界限定在第一金属线的部分中。下单元边界限定在第二金属线的部分中。第一单元边界限定在第一凸出件的部分中和第二凸出件的部分中。本发明还涉及集成电路的布局。
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公开(公告)号：CN107452733A
公开(公告)日：2017-12-08
申请号：CN201710324496.1
申请日：2017-05-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L27/0207 , H01L21/32055 , H01L21/76895 , H01L21/823475 , H01L21/8238 , H01L27/11807 , H01L29/0684 , H01L2027/11875
Abstract: 本发明实施例提供一种单元，所述单元包括至少一个扩散区以及多个互连导电图案，其位于所述至少一个扩散区之上并且包括第一外侧互连导电图案及第二外侧互连导电图案。所述单元还包括位于所述至少一个扩散区上方并散布于所述多个互连导电图案之间的至少一个不同导电图案。所述至少一个扩散区在第一方向上延伸且所述多个互连导电图案及所述至少一个不同导电图案在实质上垂直于所述第一方向的第二方向上延伸。所述互连导电图案中的至少一者在实质上垂直于所述第一方向的所述第二方向上延伸且足够长以在所述单元垂直地贴靠第二单元时连接至所述第二单元上的另一互连导电图案，从而形成至少一个布线资源。
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公开(公告)号：CN106158852A
公开(公告)日：2016-11-23
申请号：CN201510133500.7
申请日：2015-03-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体器件包括：具有有源区的衬底、位于有源区上方的栅极结构、位于有源区上方并且电连接至有源区的下部导电层、以及位于下部导电层上方并且电连接至下部导电层的上部导电层。下部导电层与栅极结构至少部分地共高度。下部导电层包括相互间隔开的第一和第二导电区段。上部导电层包括与第一和第二导电区段重叠的第三导电区段。第三导电区段电连接至第一导电区段，并且与第二导电区段电隔离。本发明还涉及半导体器件的布局和制造方法。
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公开(公告)号：CN105428352A
公开(公告)日：2016-03-23
申请号：CN201510573824.2
申请日：2015-09-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L21/82345 , G06F17/5072 , H01L21/3043 , H01L21/32139 , H01L21/823431 , H01L27/0207 , H01L27/11807 , H01L29/66545 , H01L29/66795
Abstract: 本发明公开了一种形成用于制造集成电路(IC)的布局设计的方法。该方法包括识别由布局设计的多个栅极结构布局图案的一个或多个片段占据的布局设计中的一个或多个区域；以及生成与识别的一个或多个区域重叠的布局图案组。多个栅极结构布局图案具有预定间距，预定间距小于预定光刻技术的空间分辨率。布局图案组的第一布局图案的宽度小于预定间距的两倍。本发明还涉及形成布局设计的方法。
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公开(公告)号：CN104681540A
公开(公告)日：2015-06-03
申请号：CN201410705202.6
申请日：2014-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528
CPC classification number: G06F17/5072 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种单元布局，包括用于VDD电源的第一金属线，第一金属线包括连接至第一金属线并且垂直于第一金属线的第一凸出件。第二金属线是用于VSS电源，并且包括连接至第二金属线并且垂直于第二金属线的第二凸出件。单元布局包括上单元边界、下单元边界、第一单元边界和第二单元边界。上单元边界和下单元边界沿着X方向延伸。第一单元边界和第二单元边界沿着Y方向延伸。上单元边界限定在第一金属线的部分中。下单元边界限定在第二金属线的部分中。第一单元边界限定在第一凸出件的部分中和第二凸出件的部分中。本发明还涉及集成电路的布局。
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公开(公告)号：CN119517891A
公开(公告)日：2025-02-25
申请号：CN202411512794.X
申请日：2024-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/498 , H01L23/538 , H01L23/528 , H01L23/522
Abstract: 描述了半导体器件结构及其形成方法。结构包括设置在互连结构和衬底中的硅通孔(TSV)、位于围绕TSV的互连结构中的保护结构以及围绕保护结构的有源区域。保护结构和有源区域之间的间隔没有伪器件。本申请的实施例还涉及半导体封装件。
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公开(公告)号：CN113141177B
公开(公告)日：2024-09-06
申请号：CN202110057326.8
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/20
Abstract: 一种时钟门控电路，包括NOR逻辑门、传输门、交叉耦合对的晶体管以及第一晶体管。NOR逻辑门耦合到第一节点，并接收第一使能信号和第二使能信号，并输出第一控制信号。传输门耦合在第一节点与第二节点之间，并接收第一控制信号、反相时钟输入信号和时钟输出信号。交叉耦合对的晶体管耦合在第二节点与输出节点之间，并接收至少第二控制信号。第一晶体管包括：被配置为接收反相时钟输入信号的第一栅极端子；耦合到输出节点的第一漏极端子；以及耦合到参考电源的第一源极端子。第一晶体管响应于反相时钟输入信号来调节时钟输出信号。本发明的实施例还涉及操作时钟门控电路的方法。
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公开(公告)号：CN111816655B
公开(公告)日：2024-06-25
申请号：CN202010274127.8
申请日：2020-04-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种集成电路包括第一晶体管、第二晶体管和第一绝缘层。第一晶体管设置在第一层中并且包括第一栅极。第二晶体管设置在第一层上方的第二层中，并且包括第二栅极。第一栅极和第二栅极在第一方向上彼此分离。第一绝缘层设置在第一晶体管的第一栅极和第二晶体管的第二栅极之间。第一绝缘层配置为将第一晶体管的第一栅极与第二晶体管的第二栅极电绝缘。本发明的实施例还涉及形成集成电路的方法。
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公开(公告)号：CN118156267A
公开(公告)日：2024-06-07
申请号：CN202410178477.2
申请日：2024-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 一种半导体器件的单元区包括：在衬底上形成为预定形状的有源区(AR)，所述有源区包括具有第一形状并相应地具有第一和第二掺杂剂类型的第一AR和第二AR、具有第二形状并具有第二掺杂剂类型的第三AR、以及具有第三形状并具有第一掺杂剂类型的第四AR。第一AR和第二AR布置在单元区的第一区域中。第三AR和第四AR布置在单元区的第二区域中。第二区域相对于第一方向(例如，Y轴(垂直邻接结构)或X轴(水平邻接结构))与第一区域相邻。第一形状小于第二形状。第二形状小于第三形状。本申请的实施例还公开了一种形成半导体器件的方法。
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公开(公告)号：CN115863417A
公开(公告)日：2023-03-28
申请号：CN202210963996.0
申请日：2022-08-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例公开了半导体器件、半导体结构和制造半导体结构的方法。半导体器件包括双极结型晶体管(BJT)结构，该BJT结构包括：位于具有第一导电类型的第一阱中的发射极、位于各自的第二阱中的集电极，第二阱具有与第一导电类型不同的第二导电类型并且彼此间隔开且第一阱位于其间，并且基极位于第一阱中并且位于发射极和集电极之间。BJT结构包括有源区，有源区具有形成发射极、集电极和基极的不同宽度。
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