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公开(公告)号：CN110993599B
公开(公告)日：2023-05-02
申请号：CN201910931843.6
申请日：2019-09-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 形成集成电路的方法包括：生成第一和第二标准单元布局设计，生成在第一方向上延伸的第一组切割部件布局图案，以及基于第一或第二标准单元布局设计来制造集成电路。生成第一标准单元布局设计包括生成在第一方向上延伸，并且与在第一方向上延伸的第一组栅格线重叠的第一组导电部件布局图案。生成第二标准单元布局设计包括生成在第一方向上延伸并且与在第一方向上延伸的第二组栅格线重叠的第二组导电部件布局图案。在第一方向上延伸的第一切割部件布局图案的侧与第一或第二组栅格线的第一栅格线对准。本发明的实施例还涉及集成电路和用于设计集成电路的系统。
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公开(公告)号：CN111816655A
公开(公告)日：2020-10-23
申请号：CN202010274127.8
申请日：2020-04-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种集成电路包括第一晶体管、第二晶体管和第一绝缘层。第一晶体管设置在第一层中并且包括第一栅极。第二晶体管设置在第一层上方的第二层中，并且包括第二栅极。第一栅极和第二栅极在第一方向上彼此分离。第一绝缘层设置在第一晶体管的第一栅极和第二晶体管的第二栅极之间。第一绝缘层配置为将第一晶体管的第一栅极与第二晶体管的第二栅极电绝缘。本发明的实施例还涉及形成集成电路的方法。
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公开(公告)号：CN113284894B
公开(公告)日：2024-12-27
申请号：CN202110138484.6
申请日：2021-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件包括掩埋式逻辑导体(BLC)CFET，BLC CFET包括：相对于第一方向，根据CFET类型配置布置在堆叠件中的第一有源区域和第二有源区域；第一接触结构和第二接触结构，对应地电耦合至第一有源区域；第三接触结构和第四接触结构，对应地电耦合到第二有源区域；堆叠件上方的第一金属化层，包括：配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和电网(PG)导体；α逻辑和PG导体彼此不重叠；堆叠件下方的金属化层，包括彼此不重叠的β逻辑导体，相对于第二方向，α逻辑导体、PG导体和β逻辑导体中的每一个至少部分地与第一接触结构、第二接触结构、第三接触结构和第四接触结构中的一个或多个重叠。本发明的实施例还涉及制造半导体器件的方法。
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公开(公告)号：CN116314198A
公开(公告)日：2023-06-23
申请号：CN202210901053.5
申请日：2022-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/118
Abstract: 本申请的实施例提供了半导体器件、集成电路及其制造方法。集成电路包括第一单元和第二单元。第一单元包括在第一方向上延伸的第一多个有源区域和在与第一方向交叉的第二方向上延伸的第一多个栅极，第一单元具有由第一多个栅极中的间断限定的第一单元边缘。第二单元包括在第一方向上延伸的第二多个有源区域和在第二方向上延伸的第二多个栅极，第二单元具有由第二多个栅极中的间断限定的第二单元边缘。第二多个有源区域中的每个大于第一多个有源区域中的每个，并且第一单元与第二单元相邻，使得第一单元边缘与第二单元边缘对齐。
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公开(公告)号：CN113450844A
公开(公告)日：2021-09-28
申请号：CN202110474972.4
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文公开的一种集成电路包括第一多个单元行、第二多个单元行、第一时钟反相器和第二时钟反相器以及多个触发器。第二多个单元行布置为邻接第一多个单元行。第一多个单元行中的鳍的第一数量与第二多个单元行中的鳍的第二数量不同。第一时钟反相器和第二时钟反相器布置在第二多个单元行中。多个触发器布置在第一多个单元行和第二多个单元行中。多个触发器包括被配置为响应于第一时钟和第二时钟信号而运行的第一多个触发器。本发明的实施例还涉及制造集成电路的方法。
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Patent Agency Ranking
公开(公告)号：CN113363258A
公开(公告)日：2021-09-07
申请号：CN202110530280.7
申请日：2021-05-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明的实施例公开了集成电路及其形成方法。集成电路包括第一电源轨、第二电源轨、信号线和第一组晶体管的第一有源区。第一电源轨在衬底的背侧上，并且在第一方向上延伸。第二电源轨在衬底的背侧上，在第一方向上延伸，并且在不同于第一方向的第二方向上与第一电源轨分离。信号线在衬底的背侧上，并且在第一方向上延伸，并且在第一电源轨和第二电源轨之间。第一组晶体管的第一有源区在第一方向上延伸，并且在衬底的与背侧相对的前侧的第一层级上。
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公开(公告)号：CN113327922A
公开(公告)日：2021-08-31
申请号：CN202110126664.2
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092
Abstract: 在此揭示的一集成电路包括：若干单元行，这些单元行在一第一方向上延伸；及一多位元单元，该多位元单元具有包括于这些单元行中的若干位元单元。这些位元单元包括M个位元单元，且该M个位元单元的一第N个位元单元的一输出信号是该M个位元单元的一第(N+1)个位元单元的一输入信号，N及M为正整数。这些位元单元的一第一位元单元及这些位元单元的一第M个位元单元是对角地配置于该多位元单元中的不同单元行中，且该第N个位元单元及该第(N+1)个位元单元是对角地配置于该多位元单元中的不同单元行中。
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公开(公告)号：CN110993599A
公开(公告)日：2020-04-10
申请号：CN201910931843.6
申请日：2019-09-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 形成集成电路的方法包括：生成第一和第二标准单元布局设计，生成在第一方向上延伸的第一组切割部件布局图案，以及基于第一或第二标准单元布局设计来制造集成电路。生成第一标准单元布局设计包括生成在第一方向上延伸，并且与在第一方向上延伸的第一组栅格线重叠的第一组导电部件布局图案。生成第二标准单元布局设计包括生成在第一方向上延伸并且与在第一方向上延伸的第二组栅格线重叠的第二组导电部件布局图案。在第一方向上延伸的第一切割部件布局图案的侧与第一或第二组栅格线的第一栅格线对准。本发明的实施例还涉及集成电路和用于设计集成电路的系统。
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公开(公告)号：CN109920788A
公开(公告)日：2019-06-21
申请号：CN201811112150.6
申请日：2018-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种集成电路包括位于衬底中的有源区组、第一组导电结构、浅沟槽隔离(STI)区、栅极组和第一组通孔。有源区组在第一方向上延伸并且位于第一层级上。第一组导电结构和STI区至少在第一方向或第二方向上延伸、位于第一层级上、并且位于有源区组之间。STI区位于有源区组与第一组导电结构之间。栅极组在第二方向上延伸并与第一组导电结构重叠。第一组通孔将第一组导电结构连接至栅极组。本发明的实施例还提供了集成电路的形成方法。
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公开(公告)号：CN113450844B
公开(公告)日：2023-08-04
申请号：CN202110474972.4
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文公开的一种集成电路包括第一多个单元行、第二多个单元行、第一时钟反相器和第二时钟反相器以及多个触发器。第二多个单元行布置为邻接第一多个单元行。第一多个单元行中的鳍的第一数量与第二多个单元行中的鳍的第二数量不同。第一时钟反相器和第二时钟反相器布置在第二多个单元行中。多个触发器布置在第一多个单元行和第二多个单元行中。多个触发器包括被配置为响应于第一时钟和第二时钟信号而运行的第一多个触发器。本发明的实施例还涉及制造集成电路的方法。
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