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公开(公告)号：CN110033802A
公开(公告)日：2019-07-19
申请号：CN201811550220.6
申请日：2018-12-18
Applicant: 意法半导体股份有限公司
Inventor： A·康特
Abstract: 本公开的实施例涉及相变非易失性存储器器件的行解码架构和对应行解码方法。在实施例中，一种非易失性存储器器件包括分成多个区块的存储器阵列、以及包括与相应区块组相关联的主行解码单元的行解码器。经解码的行还包括本地行解码单元，每个本地行解码单元与相应区块相关联以用于基于经解码的地址信号和偏置信号来执行对应字线的选择和偏置。每个本地行解码单元具有被耦合到字线集合的逻辑组合模块，并且对于每个字线包括用于选择字线的下拉级和上拉级。备选地，上拉级当字线未被选择时在强偏置条件下朝向区块电源电压被动态偏置，或者当字线被选择时在弱偏置条件下被动态偏置。
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公开(公告)号：CN101615050B
公开(公告)日：2015-02-11
申请号：CN200910140925.5
申请日：2009-05-13
Applicant: 意法半导体股份有限公司
IPC: G05F3/30
CPC classification number: G05F3/30
Abstract: 说明了一种用于特别为电源电压低于1V的应用生成温度补偿电压基准的电路，该类型的电路包括至少一个带隙电压发生器电路，该发生器电路被插入到第一和第二电压基准之间并包括运算放大器，该运算放大器具有连接到输入级的第一和第二输入端子，该输入级耦联到第一和第二输入端子，并且具有至少一对第一和第二双极晶体管，用于生成与温度成比例的第一电压分量。电路包括连接到带隙电压发生器电路的控制模块，向该第一控制节点供应偏置电压值，偏置电压值包括至少一个随着温度增加的电压分量，以用于补偿第一和第二双极晶体管的基极-发射极电压的变动并且确保运算放大器的一对输入晶体管的开启。电路具有适合于供应温度补偿电压值的输出端子。
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公开(公告)号：CN113625815B
公开(公告)日：2023-12-29
申请号：CN202110491771.5
申请日：2021-05-06
Applicant: 意法半导体股份有限公司
Inventor： A·康特
IPC: G05F1/567
Abstract: 本公开涉及用于带隙基准的装置和方法。一种装置包括：电流镜，通过控制开关耦合到放大器的输出；多个电容器，该多个电容器中的每个电容器耦合到电流镜的支腿和对应控制开关的共用节点；第一偶极子，耦合到放大器的第一输入；第二偶极子，耦合到放大器的第二输入；第三偶极子，耦合到被配置成生成带隙基准电压的装置的输出；以及开关组，耦合在电流镜与偶极子之间。
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公开(公告)号：CN116027843A
公开(公告)日：2023-04-28
申请号：CN202211313207.5
申请日：2022-10-25
Applicant: 意法半导体股份有限公司
IPC: G05F1/567
Abstract: 本公开的实施例涉及电压调节器电路和相应的存储器器件。电压调节器接收输入电压并产生经调节的输出电压。第一反馈网络将反馈信号与参考信号进行比较，以在参考信号高于/低于反馈信号时断言/解除断言第一脉冲控制信号。第二反馈网络将输出电压与阈值信号进行比较，以在阈值信号高于/低于输出电压时断言/解除断言第二控制信号。如果第二控制信号被解除断言且由第一脉冲控制信号时钟控制以产生高于输入电压的电源电压，那么启用电荷泵。当断言第二控制信号时启用第一传输元件，并且当断言第一脉冲控制信号时选择性地激活第一传输元件。当第二控制信号被解除断言时，第二传输元件被选择性地激活。
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公开(公告)号：CN110310688B
公开(公告)日：2025-02-21
申请号：CN201910207951.9
申请日：2019-03-19
Applicant: 意法半导体股份有限公司
Inventor： A·康特
IPC: G11C11/4097
Abstract: 本公开的实施例涉及具有可切换读取模式的非易失性存储器设备及其读取方法。本文中描述了一种可以在不同的读取模式之间切换的非易失性存储器设备。特别地，存储器设备包括多个存储器单元，并且可替换地实现差分类型的读取和单端类型的读取。本文中进一步描述了一种用于读取存储器设备的方法。
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Patent Agency Ranking
公开(公告)号：CN117711462A
公开(公告)日：2024-03-15
申请号：CN202311177862.7
申请日：2023-09-13
Applicant: 意法半导体股份有限公司 , 意法半导体(ALPS)有限公司
IPC: G11C13/00
Abstract: 本公开的实施例涉及非易失性存储器设备以及对应的操作方法。在非易失性存储器设备中，提供有存储器扇区。存储器扇区包括水平布置的多个瓦片。每个瓦片包括内布置在水平字线和竖直位线中的多个存储器单元。预解码器被配置为接收经编码的地址信号集，以产生预解码信号。中央行解码器被布置为与多个瓦片对齐，接收预解码信号，并且产生用于驱动字线的电平移位上拉驱动信号和电平移位下拉驱动信号。第一缓冲器电路被布置在每个瓦片的第一侧上。第一缓冲器电路中的每个被耦合到相应字线，接收电平移位上拉驱动信号和电平移位下拉驱动信号，并且根据接收到的信号的值来选择性地上拉或下拉相应字线。
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公开(公告)号：CN116915235A
公开(公告)日：2023-10-20
申请号：CN202310391533.6
申请日：2023-04-13
Applicant: 意法半导体股份有限公司 , 意法半导体 (ALPS) 有限公司
IPC: H03K19/0175 , H03K19/0185 , H03K19/173
Abstract: 电平移位器电路接收输入电平域中的一个或多个输入信号，并且包括在输出节点处提供相对于所述输入电平域移位的输出电平域中的输出信号。所述电路包括输出电路，所述输出电路包括接收第一逻辑信号和第二逻辑信号的第一驱动节点和第二驱动节点，使得所述输出信号根据第一逻辑信号和第二逻辑信号中的至少一个而具有输出电平域中的第一输出电平或第二输出电平。所述电路包括耦合到第一驱动节点和第二驱动节点的第一移位电容器和第二移位电容器以及电容器刷新电路。
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公开(公告)号：CN109658966B
公开(公告)日：2023-10-13
申请号：CN201811180366.6
申请日：2018-10-10
Applicant: 意法半导体股份有限公司
Abstract: 本公开的实施例涉及非易失性存储器件的读取电路和方法。感测放大器电路可以与具有存储器阵列的非易失性存储器器件一起使用，该存储器阵列具有布置在字线和位线中并且耦合到相应源极线的存储器单元。该电路具有第一电路分支和第二电路分支，其在对存储在存储器单元中的数据的读取步骤期间在相应的第一比较输入和第二比较输入上接收来自与存储器单元相关联的位线的单元电流和参考电流，所述参考电流在差分读取操作中来自参考位线或者在单端读取操作中来自参考电流发生器。在数据读取步骤期间，第一和第二电路分支根据单元电流和参考电流之间的差值产生第一输出电压和第二输出电压。
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公开(公告)号：CN110033802B
公开(公告)日：2023-04-28
申请号：CN201811550220.6
申请日：2018-12-18
Applicant: 意法半导体股份有限公司
Inventor： A·康特
Abstract: 本公开的实施例涉及相变非易失性存储器器件的行解码架构和对应行解码方法。在实施例中，一种非易失性存储器器件包括分成多个区块的存储器阵列、以及包括与相应区块组相关联的主行解码单元的行解码器。经解码的行还包括本地行解码单元，每个本地行解码单元与相应区块相关联以用于基于经解码的地址信号和偏置信号来执行对应字线的选择和偏置。每个本地行解码单元具有被耦合到字线集合的逻辑组合模块，并且对于每个字线包括用于选择字线的下拉级和上拉级。备选地，上拉级当字线未被选择时在强偏置条件下朝向区块电源电压被动态偏置，或者当字线被选择时在弱偏置条件下被动态偏置。
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公开(公告)号：CN115691611A
公开(公告)日：2023-02-03
申请号：CN202210877148.8
申请日：2022-07-25
Applicant: 意法半导体股份有限公司
IPC: G11C11/56
Abstract: 本公开的实施例涉及用于相变存储器单元的驱动器电路和对应的方法。一种电路包括多个存储器单元，其中每个存储器单元包括：相变存储器存储元件，与供应电压节点与参考电压节点之间的相应电流调制晶体管串联耦合，电流调制晶体管被配置为在控制端子处接收驱动信号且根据驱动信号将相应编程电流注入到相应相变存储器存储元件中；驱动器电路，其被配置为在共用控制节点处产生驱动信号，其中共用控制节点耦合到电流调制晶体管的控制端子。驱动信号调制编程电流以产生SET编程电流脉冲和RESET编程电流脉冲，以及至少一个电流生成器电路，其被配置为响应于电流调制晶体管将编程电流注入到相应相变存储器存储元件中而将补偿电流注入到共用控制节点中。
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