公开(公告)号：CN100538891C

公开(公告)日：2009-09-09

申请号：CN200510118553.8

申请日：2005-10-31

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二

IPC: G11C11/413 ,  G11C11/419 ,  G11C7/00

CPC classification number: G11C8/10 ,  G11C8/16 ,  G11C11/413

Abstract: 本发明涉及的半导体存储装置当同一行存取时，设定字线(WLA)及(WLB)的电压电平为电源电压(VDD-Vtp)。另一方面，当异行存取时，字线(WLA)或(WLB)的电压电平设定为电源电压(VDD)。据此，在两方的端口(PA、PB)同时对同一行存取时，通过将字线(WLA、WLB)的电压电平设为电源电压(VDD-Vtp)，通过抑制存储单元的驱动电流量可以防止晶体管的电流比变小。其结果可以防止SNM的恶化。

公开(公告)号：CN101335270A

公开(公告)日：2008-12-31

申请号：CN200810145979.6

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L27/11 ,  H01L27/12 ,  H01L23/522

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种半导体存储器件及其制造方法。本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极33上，形成与字线连接的接触45。接触45穿通元件隔离绝缘膜14，抵达SOI层13。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜14下方的SOI层13相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触45连接的DTMOS结构，接触45还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN101290797A

公开(公告)日：2008-10-22

申请号：CN200810092792.4

申请日：2004-02-05

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二

IPC: G11C11/413 ,  G11C11/417 ,  G11C5/14

CPC classification number: G11C11/417 ,  G11C5/14 ,  G11C11/413

Abstract: 本发明提供的可控制电源线与/或接地线的电位电平的半导体存储装置中，通过将电平控制信号(/CS[0]、/CS[1])共同设于H电平并将电源线(VM[0]、VM[1])的电位共同设为低于电源电位(VDD)，能够大幅度减少存储单元阵列(110A)的等待时和写入动作时的栅漏电流。并且，通过将电平控制信号(/CS[0]、/CS[1])分别设定于L电平、H电平并只将电源线(VM[1])的电位设为低于电源电位(VDD)，能够减少存储单元阵列(110A)读出动作时的电力消耗。

公开(公告)号：CN100412985C

公开(公告)日：2008-08-20

申请号：CN200410031853.8

申请日：2004-03-30

Applicant: 株式会社瑞萨科技

Inventor： 塚本康正 ,  新居浩二

IPC: G11C11/34 ,  G11C11/407

CPC classification number: H01L27/11 ,  G11C7/1078 ,  G11C11/412 ,  H01L27/1104

Abstract: 本发明是以高速进行数据的写入而不损害数据保持稳定性。设置以存储单元阵列(1)的列为单位至少在数据写入时控制衬底电位的衬底电位设定电路(10)。数据写入时，通过变更选择列的存储单元晶体管的衬底区的电位，以降低数据保持特性(静态噪声容限)，能够以高速可靠地对存储单元写入数据。

公开(公告)号：CN1956098A

公开(公告)日：2007-05-02

申请号：CN200610148683.0

申请日：2006-08-02

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二 ,  大林茂树 ,  塚本康正 ,  薮内诚

IPC: G11C8/08 ,  G11C11/408 ,  G11C11/415

Abstract: 对应于各字线设置根据存储器单元晶体管的阈值电压的变动来调整字线选择时的电压电平的电平移动元件。该电平移动元件降低驱动器电源电压，并向选择字线上传输。另外，代替该电平移动元件，也可以设置根据存储器单元晶体管的阈值电压电平来下拉字线电压的下拉元件。在任何一种情况下，都能够根据存储器单元晶体管的阈值电压的变动，不使用另外的电源系统来调整选择字线电压电平，无需使电源系统复杂化，即使在低电源电压下也能够实现可稳定地进行数据的写入/读出的半导体存储装置。

公开(公告)号：CN1266839C

公开(公告)日：2006-07-26

申请号：CN03178721.5

申请日：2003-07-15

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二

IPC: H03K19/0175 ,  H03K19/0948 ,  H03K19/003

CPC classification number: H03K19/0013

Abstract: 用反相器INV2与INV3基于输入信号IN控制节点N0与N1的电压。并且，用反相器INV2中所包含的晶体管PTT2调整晶体管NT1的电压电平。将供给晶体管NT1栅极的栅压设定在比电源电压VDD低、比导通电压高的值上，从而能够大幅度降低晶体管NT1的栅漏电流。

公开(公告)号：CN1783341A

公开(公告)日：2006-06-07

申请号：CN200510118553.8

申请日：2005-10-31

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二

IPC: G11C11/413 ,  G11C11/419 ,  G11C7/00

CPC classification number: G11C8/10 ,  G11C8/16 ,  G11C11/413

Abstract: 本发明涉及的半导体存储装置当同一行存取时，设定字线(WLA)及(WLB)的电压电平为电源电压(VDD－Vtp)。另一方面，当异行存取时，字线(WLA)或(WLB)的电压电平设定为电源电压(VDD)。据此，在两方的端口(PA、PB)同时对同一行存取时，通过将字线(WLA、WLB)的电压电平设为电源电压(VDD－Vtp)，通过抑制存储单元的驱动电流量可以防止晶体管的电流比变小。其结果可以防止SNM的恶化。

公开(公告)号：CN1750171A

公开(公告)日：2006-03-22

申请号：CN200510079129.7

申请日：2005-06-24

Applicant: 株式会社瑞萨科技

Inventor： 前田德章 ,  篠崎义弘 ,  山冈雅直 ,  岛崎靖久 ,  礒田正典 ,  新居浩二

IPC: G11C11/413

CPC classification number: G11C11/412 ,  G11C5/063 ,  G11C5/14 ,  G11C11/419 ,  H01L27/11 ,  H01L27/1104

Abstract: 本发明提供一种设有SRAM的半导体集成电路器件，它以低供给电压满足SNM和写余量的需求。该半导体集成电路器件包括：对应多个字线和多个互补位线设置的多个静态存储单元；多个存储单元电源线，每个存储单元电源线向连接到多个互补位线的每个的多个存储单元的每个供给工作电压；由电阻单元构成的多个电源电路，每个电源电路向每个存储单元电源线供给电源电压；和向互补位线供给对应电源电压的预充电电压的预充电电路，其中存储单元电源线构成为具有耦合电容，由此在相应互补位线上传输写信号。

公开(公告)号：CN1507060A

公开(公告)日：2004-06-23

申请号：CN03158906.5

申请日：2003-09-10

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二

IPC: H01L27/10 ,  G11C11/40

CPC classification number: G11C15/04 ,  G11C8/10 ,  G11C11/413

Abstract: 本发明可提供对不同存储单元阵列中存在的存储单元可同时进行存取的单芯片结构的半导体存储装置。都设置有第1端口用字线WL1的1端口存储单元阵列11和2端口存储单元阵列12在单芯片上混合配置，构成半导体存储装置。通过用行解码器16从多根第1端口用字线WL1选择任一字线并使之为激活状态，可以对1端口存储单元阵列11及2端口存储单元阵列12的各自的存储单元同时进行存取。通过用行解码器18从多根第2端口用字线WL2选择任一字线并使之为激活状态，可以单独对2端口存储单元阵列12进行存取。