公开(公告)号：CN106716538B

公开(公告)日：2019-05-28

申请号：CN201580049316.2

申请日：2015-09-11

申请人： 高通股份有限公司

发明人： 詹特星·林 ,  保罗·巴塞特 ,  苏雷什·文库马洪蒂

IPC分类号： G11C8/16 ,  G11C11/412 ,  G11C8/08

CPC分类号： G11C11/419 ,  G11C8/08 ,  G11C8/16 ,  G11C11/412

摘要： 一种位于静态随机存取存储器SRAM装置中的多端口混合型全摆幅/低摆幅存储器电路包括：第一字线驱动器，所述第一字线驱动器包括读取字线驱动器；第二字线驱动器，所述第二字线驱动器包括读取字线驱动器抑或读取/写入字线驱动器；存储器单元，所述存储器单元耦合到所述第一和第二字线驱动器；读出放大器，所述读出放大器耦合到所述存储器单元；以及锁存器，所述锁存器耦合到所述存储器单元。所述存储器电路能够达成高速低摆幅或低速全摆幅操作，同时避免对于集成电路上的大电路面积的需要。

公开(公告)号：CN105701040B

公开(公告)日：2018-12-07

申请号：CN201410707487.7

申请日：2014-11-28

申请人： 杭州华为数字技术有限公司

发明人： 肖世海 ,  杨伟 ,  赵俊峰

IPC分类号： G06F13/16

CPC分类号： G11C8/16 ,  G06F3/0659 ,  G11C8/10

摘要： 本发明涉及计算机领域，公开了一种激活内存的方法及装置，在该方案中，获取第一内存访问请求后，第一内存访问请求用于请求访问内存的第一子行，没有立即去激活第一子行，而是从内存待调度队列中查找第二内存访问请求，第二内存访问请求用于请求访问内存的第二子行，第一子行与第二子行处于内存的同一行中；然后，合并第一内存访问请求和第二内存访问请求，生成第一激活指令，第一激活指令用于指示激活内存中的第一子行和第二子行，并将第一激活指令发送至内存，这样，就可以同时将第一子行和第二子行激活，没必要在激活第一子行后，对第一子行所在的行预充电，然后，再激活第二子行，因此，提高了激活的效率。

公开(公告)号：CN108694986A

公开(公告)日：2018-10-23

申请号：CN201710655025.9

申请日：2017-08-03

申请人： 格罗方德半导体股份有限公司

发明人： I·阿尔索夫斯基 ,  E·D·亨特-施罗德 ,  M·A·齐格霍弗尔

IPC分类号： G11C29/18 ,  G11C29/12

CPC分类号： G11C29/12 ,  G06F12/1027 ,  G06F2212/65 ,  G06F2212/68 ,  G11C8/16 ,  G11C2029/0409 ,  G11C29/18

摘要： 本发明涉及使用背景内建自测试的零测试时间存储器。本公开涉及一种结构，包括存储器，其被配置为在读取端口处执行至少一个功能读取操作的同时，能够在读取/写入端口处进行零测试时间内建自测试(BIST)。

公开(公告)号：CN105409000B

公开(公告)日：2018-08-07

申请号：CN201480042164.9

申请日：2014-03-06

申请人： 赛灵思公司

发明人： R·C·卡马洛塔

IPC分类号： H01L27/11 ,  G11C8/16 ,  H01L29/78 ,  H01L27/088

CPC分类号： H01L21/8238 ,  G11C8/16 ,  H01L27/0886 ,  H01L27/1104 ,  H01L29/785

摘要： 公开了种多端口存储单元,其包括第(P1+N1)和第二(P2+N2)交叉耦接的反相器电路。每个反相器电路的输入节点(150/180)被耦接到另个反相器电路的输出节点(180/150)以接收另个反相器电路的反相输出。多端口存储单元包括第对第类型存取晶体管(P3,P4),每个存取晶体管都耦接到第和第二反相器电路中的各自的个反相器电路的输入节点(150,180)。多端口存储单元还包括第二对第二类型存取晶体管(N3,N4),每个存取晶体管都耦接到第和第二反相器电路中的各自的个反相器电路的输入节点(150,180)。多端口单元展现了布局紧凑性和SEU耐受度方面的优点。

公开(公告)号：CN103544981B

公开(公告)日：2018-08-07

申请号：CN201310292129.X

申请日：2013-07-12

申请人： 恩智浦美国有限公司

发明人： P·H·派雷 ,  J·D·伯纳特

IPC分类号： G11C7/18 ,  G11C5/06

CPC分类号： H01L27/11 ,  G11C5/063 ,  G11C7/02 ,  G11C7/18 ,  G11C8/16 ,  G11C11/412 ,  H01L21/768 ,  H01L21/8228 ,  H01L23/5226 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

摘要： 本发明涉及多端口存储器件的方法及其结构。存储器件(10)包括使用衬底(128)形成的存储单元(11)、用于运载数据位的真位线(BL0)、以及用于运载为互补形式的所述第真位线运载的所述数据位的互补位线(BL0B)。所述真位线耦接到所述存储单元并且在所述衬底上方横向延伸。所述真位线和所述互补位线彼此相邻并且在衬底上方垂直地堆叠。

公开(公告)号：CN104900255B

公开(公告)日：2018-03-09

申请号：CN201410074379.0

申请日：2014-03-03

申请人： 台湾积体电路制造股份有限公司

发明人： 吴经纬 ,  万和舟 ,  布明恩 ,  杨秀丽 ,  李政宏 ,  黄慕真

IPC分类号： G11C11/413

CPC分类号： G11C11/419 ,  G11C8/16

摘要： 一种用于双端口SRAM的升压系统包括比较器和升压电路。比较器被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号。升压电路被配置为根据第一使能信号提高第一电压源和第二电压源之间的电压差。

公开(公告)号：CN107463461A

公开(公告)日：2017-12-12

申请号：CN201710412604.0

申请日：2017-06-05

申请人： 瑞萨电子株式会社

发明人： 横山佳巧 ,  齐藤良和 ,  长田俊哉 ,  佐野聪明 ,  桥爪毅

IPC分类号： G06F11/10 ,  G11C29/42

CPC分类号： G11C11/405 ,  G11C7/062 ,  G11C8/16 ,  G11C11/40603 ,  G11C11/4085 ,  G11C11/4087 ,  G11C29/024 ,  G11C29/32 ,  G11C2029/1202 ,  G11C2207/104 ,  H03K19/1776 ,  G06F11/1008 ,  G11C29/42

摘要： 本发明涉及存储器宏和半导体集成电路器件。提供了一种存储器宏，该存储器宏允许检测用于输入的地址信号的获取电路中的故障。存储器宏包括地址输入端子、时钟输入端子、存储器阵列和控制单元。控制单元包括暂时存储器电路，该暂时存储器电路与从时钟输入端子输入的输入时钟信号同步地获取输入到地址输入端子的输入地址信号，并且输出输入地址信号作为内部地址信号。存储器宏还包括内部地址输出端子，所述部地址输出端子输出用于与输入地址信号进行比较的内部地址信号。

公开(公告)号：CN107017873A

公开(公告)日：2017-08-04

申请号：CN201611187515.2

申请日：2016-12-21

申请人： 台湾积体电路制造股份有限公司

发明人： 藤原英弘 ,  林志宇 ,  吴威震 ,  陈炎辉 ,  廖宏仁

IPC分类号： H03K19/0175 ,  G11C11/419

CPC分类号： G11C7/02 ,  G11C8/16 ,  G11C11/412 ,  G11C11/418 ,  G11C11/419 ,  H01L27/1104 ,  H03K19/017509

摘要： 根据本发明的一些实施例，提供了一种电路结构。电路结构包括第一晶体管、第二晶体管、存储节点和字线。两个晶体管中的每一个均包括栅极、源极和漏极。存储节点连接至第一晶体管的栅极。字线连接至第二晶体管的栅极。第一晶体管和所述第二晶体管串联连接。第一和第二阈值电压分别与第一和第二晶体管相关联，并且第一阈值电压低于第二阈值电压。

公开(公告)号：CN106847334A

公开(公告)日：2017-06-13

申请号：CN201710131511.0

申请日：2017-03-07

申请人： 苏州中芯原微电子有限公司

发明人： 宋俊华

IPC分类号： G11C11/419 ,  G11C7/10 ,  G11C8/16

CPC分类号： G11C11/419 ,  G11C7/1075 ,  G11C8/16

摘要： 本发明公开了一种用于双端口静态存储器的写辅助电路，所述写辅助电路包括：将A端口位元线和B端口位元线锁定在低电平的位元线低电平锁定模块，将A端口反相位元线和B端口反相位元线锁定在高电平的反相位元线高电平锁定模块，将A端口反相位元线和B端口反相位元线锁定在低电平的反相位元线低电平锁定模块，将A端口位元线和B端口位元线锁定在高电平的位元线高电平锁定模块，A端口写入使能控制线，以及B端口写入使能控制线。本发明用于双端口静态存储器的写辅助电路,可提高数据写入的可靠性。

公开(公告)号：CN106409324A

公开(公告)日：2017-02-15

申请号：CN201610621144.8

申请日：2016-08-01

申请人： 三星电子株式会社

发明人： 柳成宪 ,  崔钟贤 ,  孙东佑 ,  吴起硕

IPC分类号： G11C7/10 ,  G11C7/12 ,  G11C8/16

CPC分类号： G11C7/12 ,  G11C5/141 ,  G11C5/145 ,  G11C7/062 ,  G11C7/065 ,  G11C7/08 ,  G11C11/4074 ,  G11C11/4091 ,  G11C11/4094 ,  G11C7/1075 ,  G11C8/16

摘要： 一种半导体存储器件包括多个存储单元、多条字线和多条位线，其中每个存储单元耦合到各自的字线和位线。半导体存储器件包括多个读出放大器，其中每个读出放大器耦合到两条位线。半导体存储器件被配置为接收第一正供电电压、第二正供电电压和负供电电压，并且在放大存储单元中的数据的操作中基于负供电电压来确定放大电压的低电平。