公开(公告)号：CN117497410A

公开(公告)日：2024-02-02

申请号：CN202311835190.4

申请日：2023-12-28

申请人： 深圳天狼芯半导体有限公司

发明人： 原一帆

IPC分类号： H01L21/331 ,  H01L29/739

摘要： 本申请属于功率器件技术领域，提供了一种RC‑LIGBT及其制备方法、芯片，在SOI晶圆衬底的正面形成N型漂移层，在N型漂移层上形成P型阱区、电势截止层，在P型阱区上形成第一P型掺杂区、第二P型掺杂区、第一N型掺杂区、第二N型掺杂区、第三N型掺杂区，并将P型阱区划分为第一P型浮柱、第二P型浮柱以及第三P型浮柱，在电势截止层上形成P型集电区，形成发射极和集电极，其中集电极与P型集电区和N型集电区接触，通过设置N型集电区与集电极之间为肖特基接触，可以使得器件导通的初始阶段，增加N型集电区的导通电势，解决了器件存在的电压回弹的问题。

公开(公告)号：CN117497409A

公开(公告)日：2024-02-02

申请号：CN202311834862.X

申请日：2023-12-28

申请人： 深圳天狼芯半导体有限公司

发明人： 原一帆

IPC分类号： H01L21/331 ,  H01L29/739 ,  H01L29/165

摘要： 本申请属于功率器件技术领域，提供了一种异质结逆导绝缘栅双极晶体管及其制备方法、芯片，其中，N型漂移层的正面依次形成有空穴势垒层、P型阱区，P型阱区上形成与发射极接触的第一P型重掺杂区和第一N型重掺杂区，N型漂移层的背面形成电势截止层、碳化硅掺杂层，以及与集电极接触的N型集电区和P型集电区，多晶硅层通过栅极介质层与空穴势垒层、P型阱区、第一N型重掺杂区以及发射极隔离，通过设置碳化硅掺杂层与电势截止层之间为异质结结构，且碳化硅掺杂层与N型集电区之间为异质结结构，可以提高器件内的内建电势，使得其内建电势大于P型集电区与电势截止层之间的内建电势，从而消除器件内的电压回跳现象。

公开(公告)号：CN117457748A

公开(公告)日：2024-01-26

申请号：CN202311778300.8

申请日：2023-12-22

申请人： 深圳天狼芯半导体有限公司

发明人： 乔凯

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336

摘要： 本发明提供一种栅极下方具有P型空间层的SiC超结MOS及制备方法，该SiC超结MOS包括：P型空间层、P柱和N柱；所述P型空间层位于N+区、栅极与P柱、N柱之间并与所述N+区、所述栅极、所述P柱、P+区和所述N柱邻接；所述N柱位于所述P型空间层和衬底之间并与所述衬底邻接；所述P柱位于所述衬底与所述P+区、P型空间层之间并与所述衬底、所述P+区邻接。本发明在沟槽栅极下方引入了P型空间层，因为P型空间层的厚度很薄，所以当栅极接正电压的时候，在较低的栅极电压下就会在P型空间层形成反型层，从而形成从N+区到P型空间层，从P型空间层到漂移层最后到集电极的导电通路，导电通路短路了栅极氧化层的界面沟道，降低了SiC超结MOS的导通电阻。

公开(公告)号：CN117293085A

公开(公告)日：2023-12-26

申请号：CN202311594111.5

申请日：2023-11-27

申请人： 深圳天狼芯半导体有限公司

发明人： 黄伟宗

IPC分类号： H01L21/78

摘要： 本发明提供一种芯片划片方法，该方法包括：在晶圆上蚀刻沟槽；在沟槽中沉积氮化硅；在晶圆上制作MOSFET；研磨晶圆背面后去除氮化硅；蚀刻ILD层，完成芯片划片。本发明解决了传统刀片切割芯片时由于机械应力切割导致芯片发生崩裂的情况，还能够改善激光切片生产效率低的问题，并且可以有效缩小切割道的宽度，增加有效芯片面积，节省生产成本。

公开(公告)号：CN117238769A

公开(公告)日：2023-12-15

申请号：CN202310614293.1

申请日：2023-05-26

申请人： 深圳天狼芯半导体有限公司

发明人： 吴龙江

IPC分类号： H01L21/335 ,  H01L29/772 ,  H01L29/06 ,  H01L29/10 ,  H01L29/423

摘要： 本发明公开了一种改进型终端边缘提高反向耐压的SGT MOSFET器件及制备方法。所述方法包括：刻蚀主栅极和分裂栅极；在分裂栅极的第一区域掺杂第一结终端扩展结构，所述第一区域的电场强度大于第一阈值。本发明通过在分裂栅极靠近沟槽终端边缘的区域掺杂结终端扩展结构，能够分散该区域的电场分布，降低电场强度，从而提高器件的反向耐压能力。

公开(公告)号：CN117219660A

公开(公告)日：2023-12-12

申请号：CN202311480297.1

申请日：2023-11-08

申请人： 深圳天狼芯半导体有限公司

发明人： 刘涛

IPC分类号： H01L29/423 ,  H01L29/78 ,  H01L21/336

摘要： 本发明公开了一种基于栅极掩埋的MOSFET器件及制备方法，该MOSFET器件包括栅极区、P‑well层和N+层；所述栅极区包括氧化层和多晶硅；所述栅极区位于P‑well层和N+层的下方并与所述P‑well层和所述N+层邻接；所述N+层位于所述P‑well层的两侧并与所述P‑well层和P+层邻接。本发明通过对栅极进行掩埋，使得源极、导电沟道和N柱隔离，增加了P+层和P‑well层的占比，减小了雪崩载流子空穴在P‑well层的压降，防止了MOSFET器件在耐压状态发生NPN三极管的开启；同时，本发明在栅极掩埋的基础上，调整N+层和P+层的位置，使得N+层与P‑well和N柱与P‑well层的耗尽区方向垂直，防止了MOSFET器件发生穿通击穿。

公开(公告)号：CN117012819A

公开(公告)日：2023-11-07

申请号：CN202310917815.5

申请日：2023-07-24

申请人： 深圳天狼芯半导体有限公司

发明人： 张婷

IPC分类号： H01L29/778 ,  H01L29/06 ,  H01L29/20 ,  H01L29/207 ,  H01L21/335

摘要： 本发明提供一种双沟道垂直超结GaN HEMT及制备方法，该GaN HEMT包括：P‑GaN层、UID GaN层、多个AlGaN层和多个GaN层、沟槽和栅极；所述UID GaN层位于衬底上方并与N pillar邻接；所述P‑GaN层位于所述UID GaN层上方并与所述Npillar邻接；所述第一GaN层位于所述P‑GaN层上方；所述第一AlGaN层位于所述GaN层上方；所述第二GaN层位于所述第一AlGaN层上方；所述第二AlGaN层位于所述第二GaN层上方；在所述多个AlGaN层和所述多个GaN层中间蚀刻所述沟槽；在所述沟槽中沉积所述栅极金属和层间介质。本发明利用P‑GaN层代替传统的场截止层，避免了高浓度P柱的制作的同时也能够达到传统P柱能够提高GaN HEMT耐压的性能，节约了生产成本。

公开(公告)号：CN116247098A

公开(公告)日：2023-06-09

申请号：CN202211648676.2

申请日：2022-12-20

申请人： 深圳天狼芯半导体有限公司

发明人： 吴龙江

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/06

摘要： 本申请属于半导体技术领域，提供了一种鳍状MOS开关器件及其制备方法、芯片，通过在半导体衬底形成N型漂移层，在N型漂移层上形成连接区，在连接区两侧形成井字形鳍状结构的P型掺杂层，并在P型掺杂层上形成栅极金属层，以及在P型掺杂层的鳍状结构间形成N型掺杂材料层，在两侧的P型掺杂层的外侧形成第一源极掺杂层和第二源极掺杂层，从而在连接区两侧形成JFET结构，使得由半导体衬底背面的漏极流出的电流经由N型漂移层以及鳍状区域的连接区，通过JFET结构的电流通道达到源极，由鳍状结构上的栅极金属层感应出电流通道即可开启器件，实现兼顾高击穿电压、高电流密度以及较小的器件面积的目的。

公开(公告)号：CN116247004A

公开(公告)日：2023-06-09

申请号：CN202211640489.X

申请日：2022-12-20

申请人： 深圳天狼芯半导体有限公司

发明人： 吴龙江

IPC分类号： H01L21/77 ,  H01L27/07

摘要： 本申请属于半导体技术领域，提供了一种集成型功率芯片的制备方法及芯片，通过在半导体衬底的正面生长N型外延层，然后在N型外延层表面的第一预设区域通过离子注入工艺形成中低压器件，然后在N型外延层的第二预设区域形成第二P型隔离层，然后通过形成电压信道层将第二P型隔离层划分为第一开关隔离区和第二开关隔离区，在电压信道层上形成N型连接区，并在N型连接区两侧形成第一源极掺杂层、第二源极掺杂层以及多个交替设置的P型掺杂结构和N型沟道结构，在P型掺杂结构上形成栅极层，从而在同一工艺流程中制备高压器件和中低压器件，经过适当的联机即可完成各种应用的拓扑结构，实现同时兼顾低成本与器件应用场景扩展的目的。

公开(公告)号：CN115831963A

公开(公告)日：2023-03-21

申请号：CN202211410467.4

申请日：2022-11-11

申请人： 深圳天狼芯半导体有限公司

发明人： 吴龙江

IPC分类号： H01L27/06 ,  H01L29/66

摘要： 本申请涉及一种集成低压器件的耐高压开关器件及其制备方法、芯片。集成低压器件的耐高压开关器件包括N型碳化硅衬底、漂移层、缓冲层、沟道层、势垒层、高压漏极以及设于高压器件区内的中介金属层、高压源极和高压栅极。本申请通过将高压漏极设于N型碳化硅衬底的背面，可以形成由高压漏极、N型碳化硅衬底、第二漂移区、中介金属层、二维电子气和高压源极组成的导电通路。通过将N型碳化硅衬底和第二漂移区作为导电通路的一部分，从而利用碳化硅的特性，提高形成的半导体器件的耐高压性能。通过浅沟渠隔离层可以切断二维电子气，使各个器件区相互独立。通过第一漂移区则可以避免高压器件区中的高电压影响低压器件区中的HEMT器件工作。