一种FPGA及其时序收敛方法
    32.
    发明公开

    公开(公告)号:CN110852026A

    公开(公告)日:2020-02-28

    申请号:CN201911083975.4

    申请日:2019-11-07

    Abstract: 本发明涉及一种FPGA及其时序收敛方法,属于FPGA及嵌入式开发技术领域,方法采用ODDR模块使FPGA内部同步采样时钟的路径固定,且走线延时可以预测,方便时序收敛的实现;通过全局时钟资源模块获取基准时钟,对基准时钟进行两路锁相环的时钟偏移调节,用于调整时钟与数据走线的相位关系,通过调节合适的第一时钟偏移和第二时钟偏移,使在FPGA输入数据的路径最大、最小延时范围,以及FPGA输出数据的路径最大、最小延时范围均满足一定条件,从而达到时序收敛。本发明通过两次时钟偏移分别确定了FPGA输出至从芯片的工作时钟,以及输出数据寄存器的同步时钟,分别用于提升FPGA的数据输入接口及数据输出接口的时序收敛余量,以防止发送和接收公用系统时钟导致的时序冲突。

    一种错接保护电路
    34.
    发明公开

    公开(公告)号:CN105186485A

    公开(公告)日:2015-12-23

    申请号:CN201510466908.6

    申请日:2015-07-31

    Abstract: 本发明涉及一种错接保护电路,包括至少两条错接保护回路;每个错接保护回路均包括一条控制支路和一条供电支路;所述控制支路包括电阻和继电器;所述继电器的电压等级与输入电压的等级相适配;所述电阻和继电器的线圈串联之后连接供电输入端;所述供电支路包括与分别各继电器对应的常开触点,所述各常开触点串联后连接在供电输入端和供电输出端之间。通过继电器控制对应的常开触点的状态,只有当每个错接保护回路的输入端均正确连接对应的电压时,所有继电器才能均正常工作,每个继电器对应的多组常开触点都闭合,错接保护电路的供电输入端才能连接到供电输出端。能够有效地防止错接的问题,提高了供电的安全性。

    一种嵌入式系统不同时钟域运行时戳获取方法及装置

    公开(公告)号:CN114461012B

    公开(公告)日:2024-05-10

    申请号:CN202210083903.5

    申请日:2022-01-19

    Abstract: 本发明公开了一种嵌入式系统不同时钟域运行时戳获取方法及装置,嵌入式系统包括:时钟域管理模块和同步时戳获取模块,其中方法包括:提供时钟域注册管理接口,来标识时钟域信息;通过周期性的同步时戳获取,对时钟域管理模块内不同时钟域时钟转换计算时所需的基准时戳进行更新;通过周期更新的基准时戳,对时钟域管理模块内不同时钟域间进行同步时戳转换计算时的转换关系进行更新;基于时钟域管理模块,依据一时钟域在预设时刻的实时运行时戳,计算其它时钟域在预设时刻的运行时戳。通过不同时钟域之间的时戳对应关系,实现依据一个时钟域的实时运行时戳,来获取其它时钟域的实时运行时戳,并避免了实时时戳因计算机位数原因翻转导致的计算错误。

    一种基于FPGA内存动态分配的数据交换方法及装置

    公开(公告)号:CN113836048A

    公开(公告)日:2021-12-24

    申请号:CN202111093096.7

    申请日:2021-09-17

    Abstract: 本发明涉及一种基于FPGA内存动态分配的数据交换方法及装置,采用现场可编程FPGA器件实现以太网二层交换处理业务,采用内存动态分配策略,即使用FPGA内部RAM实现一级缓存单元和二级缓存单元作为转发报文缓存,一级缓存单元缓存二层交换处理后的以太网报文,二级缓存单元动态分配给有报文突发传输的某一个端口。一般情况只使用一级缓存单元作为转发报文缓存,当某端口瞬时流量过大时就申请占用二级缓存单元,报文发完后释放二级缓存单元,二级缓存单元动态分配给瞬时流量大的端口,合理高效的使用了FPGA内部缓存,省掉了常规报文缓存策略需要挂载的SDRAM。

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