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公开(公告)号:CN113839767B
公开(公告)日:2024-08-13
申请号:CN202111070752.1
申请日:2021-09-13
Applicant: 许昌许继软件技术有限公司
Abstract: 本发明涉及一种多片FPGA系统及其时戳同步方法,通过使用单一时钟源及搭建一个星型结构,保证时钟相位一致、频偏为0;并且同时综合考虑加载完成信号,保证复位释放时间一致;通过对主芯片输出同步脉冲和从芯片输入同步脉冲进行约束,保证同步脉冲同步;通过同步脉冲的设计,保证对时戳计数器实时监视和同步。本发明的技术方案有效解决了多片FPGA协作的工况下时戳同步的问题,并且简单可靠容易实施。
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公开(公告)号:CN112383295B
公开(公告)日:2024-05-10
申请号:CN202011175256.8
申请日:2020-10-28
Applicant: 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司
Abstract: 本发明涉及一种电快速瞬变抗干扰增强型出口电路及其抗干扰方法,通过在现有的继电保护光耦驱动电路中增加抗干扰电路,防止在进行电快速瞬变脉冲群抗扰度测试时,电快速瞬变干扰信号进入驱动电路从而导致继电器的误动作。本发明所提供的抗干扰增强型出口电路,电路结构简单,动作准确,避免了继电器受到干扰信号而进行误动作,提高了驱动电路的安全性和可靠性。
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公开(公告)号:CN116886242A
公开(公告)日:2023-10-13
申请号:CN202310787982.2
申请日:2023-06-29
Applicant: 许昌许继软件技术有限公司 , 许继集团有限公司 , 许继电气股份有限公司
Abstract: 本发明涉及一种以太网pma层的迭代整形方法和系统,属于电子信息、通讯及电力系统自动化领域,以太网pma层的迭代整形方法先判断采样序列整体的占空比是否失真,对于失真的采样序列需要进一步的处理。采样序列中包括多个采样值,对每个采样值进行判断和迭代补偿,从而达到对失真的采样序列的整形。通过特征值判断采样序列的采样值需不需要迭代补偿。对失真的采样序列进行依次处理后可能没有消除失真的缺陷,因此在一次处理后要再次判断处理后的采样序列是否失真,通过循环多次对采样值的处理,达到消除采样序列失真的缺陷。从而实现对数据失真畸变的整形,提高数据的准确性。
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公开(公告)号:CN109217854B
公开(公告)日:2023-06-02
申请号:CN201710538118.3
申请日:2017-07-04
Applicant: 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网公司
Abstract: 本发明涉及适用两种电平驱动的指示电路,通过光耦的原边和副边分别连接一个电压等级的电源,和一个用于连接与该电源相对应驱动信号的接口,当两种电平驱动信号有效时都能驱动本发明指示电路的发光二极管,实现对电源的指示作用,本发明的指示电路原理简单,能同时适应于两种电平驱动信号,当需要用第一电源时,第一电源的驱动信号接入第一接口,导通本发明的指示电路,当需要用第二电源时,第二电源的驱动信号接入第二接口,导通本发明的指示电路,第一接口和第二接口即接即用,操作方便灵活。
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公开(公告)号:CN112511162B
公开(公告)日:2023-05-02
申请号:CN202011253698.X
申请日:2020-11-11
Applicant: 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网有限公司
Abstract: 本发明涉及一种模拟量采集动态补偿方法及系统,该补偿方法通过实时计算晶振的实际频率与理论频率的差值,得出需要调整的采样间隔序号和间隔宽度,然后对采样间隔进行动态调整,并对采样序号进行对齐,FPGA以外接B码对时源作为秒脉冲基准,实时更新当前晶振的实际频率,并动态调整采样间隔。在本发明的技术方案中,FPGA以外接B码对时源作为秒脉冲基准,实时更新当前晶振的实际频率,并动态调整采样间隔,最大限度的保障模拟量采集的可靠稳定。
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公开(公告)号:CN107171297A
公开(公告)日:2017-09-15
申请号:CN201710352502.4
申请日:2017-05-18
Applicant: 许继集团有限公司 , 许继电气股份有限公司 , 许昌许继软件技术有限公司 , 国家电网公司
IPC: H02H7/26
CPC classification number: H02H7/262
Abstract: 本发明提供了一种基于FPGA的防止继电保护误动作的方法及系统,CPU周期性的向FPGA发送保护启动/出口数据,当FPGA检测到保护启动/出口数据有效时控制启动/出口继电器动作;当FPGA检测到保护出口状态信号无效,而计时未持续设定的时间后再次检测到保护启动/出口状态信号有效,控制启动/出口继电器动作;或者无效时,计时且持续设定的时间后,控制启动/出口继电器不动作。提高了保护启动/出口数据的正确率和继电保护动作的可靠性,且直接通过FPGA发出保护启动、出口信号,不再经出口插件,减少了数据的多层传递,提高了继电保护的速动性、可靠性和正确性;而且对保护数据周期性的判断,逻辑简单,省去了繁琐的信号内容解析,节省FPGA内部资源。
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