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公开(公告)号：CN116234309B
公开(公告)日：2024-02-20
申请号：CN202210995211.8
申请日：2022-08-18
申请人： 北京超弦存储器研究院
摘要： 本申请实施例提供了一种存储器。在本申请实施例提供的存储器中，半导体层包括间隔设置的第一半导体层和第二半导体层，第一半导体层和第二半导体层分布在第一栅极的侧壁并与第一栅极相绝缘且分别与源极和漏极连接；源极和衬底之间设置有两条相互隔离的第一位线和第二位线；第一位线通过源极与第一半导体层连接，第二位线通过源极与第二半导体层连接。从而使得每个垂直晶体管连接有两条位线，通过两条位线控制存储单元的数据读取操作或数据写入操作，进而能够提高数据读取和写入的速度。
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公开(公告)号：CN116234300B
公开(公告)日：2024-02-20
申请号：CN202210273227.8
申请日：2022-03-18
申请人： 北京超弦存储器研究院
发明人： 戴瑾
IPC分类号： H10B12/00
摘要： 本申请实施例提供了一种动态存储单元及动态存储装置。动态存储装置包括：衬底；第一场效应管，设置于衬底的一侧；第二场效应管，设置于第一场效应管的一侧；其中，第一场效应管包括由内向外依次排布的第一栅极、第一绝缘层和第一金属氧化物半导体层，第一金属氧化物半导体层环绕第一栅极；第二场效应管包括第二源极、第二漏极、第二金属氧化物半导体层、第二绝缘层和第二栅极，第二栅极基本垂直于第二金属氧化物半导体层。本申请实施例中采用两个场效应管组成一个动态存储单元，一个半导体层环绕栅极，另一个栅极基本垂直于半导体层。动态存储单元的最小面积为4F2。从而缩小了单元面积，提升了单元密度，有利于小型化、轻薄化、集成化。
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公开(公告)号：CN116209269B
公开(公告)日：2024-02-20
申请号：CN202211131441.6
申请日：2022-09-16
申请人： 北京超弦存储器研究院
摘要： 本公开涉及一种存储器及其制备方法、电子设备。所述存储器，包括：衬底以及设置于衬底上的存储单元。存储单元包括：第一晶体管及第二晶体管。第一晶体管包括：第一栅极、第一沟道和存储栅极。第一栅极设置于衬底上，与第一读取信号线相连接。第一沟道位于第一栅极背离衬底的一侧，与第二读取信号线相连接。存储栅极位于第一沟道背离第一栅极的一侧。第二晶体管包括：第二沟道和第二栅极。第二沟道位于存储栅极背离衬底的表面，并分别与存储栅极、第二写入信号线相连接。第二栅极与第一写入信号线相连接。第二栅极和第二沟道中的至少之一为环绕型结构；第二栅极环绕第二沟道，或者第二沟道环绕第二栅极。本公开可以提高存储器的编程速度和擦除速度，以优化存储器性能。
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公开(公告)号：CN117476739A
公开(公告)日：2024-01-30
申请号：CN202211193788.3
申请日：2022-09-28
申请人： 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
摘要： 一种存储器及其制造方法，涉及半导体技术领域，存储器包括行列分布的多个晶体管，还包括：第一半导体衬底；位线层，所述位线层设置在所述第一半导体衬底的一侧，所述位线层包括多条位线，各所述位线沿列方向延伸且在行方向间隔排列；多个半导体柱，多个所述半导体柱设置在所述位线层远离所述第一半导体衬底的一侧，并且多个所述半导体柱沿行方向和列方向间隔排列；所述多个半导体柱均包含相向设置的第一端面和第二端面，所述第一端面靠近所述第一半导体衬底并与所述位线连接。位线置于半导体柱顶端避免高温工艺过程对位线造成影响。
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公开(公告)号：CN115835624B
公开(公告)日：2024-01-30
申请号：CN202211486602.3
申请日：2022-11-24
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00 , G11C5/02 , G11C11/16 , G11C11/401
摘要： 一种存储器及其制造方法，存储器包括硅衬底；多个晶体管，位于硅衬底上并沿行方向和列方向呈阵列分布，晶体管包括一个半导体柱；相邻两列半导体柱之间被沿列方向延伸的第一沟槽间隔开，相邻两行半导体柱之间被沿行方向延伸的第二沟槽间隔开；在一列半导体柱下方的硅衬底中设置有沿列方向延伸的凹槽；多条位线，沿着列方向延伸且在行方向间隔排列，每条位线位于一个凹槽中并与半导体柱的底端连接，位于位线与凹槽的内壁之间的重掺杂层与位线的至少部分区域接触。本申请的存储器通过设置重掺杂层，使得重掺杂层与位线之间形成欧姆接触，从而降低了半导体柱的底部与位线之间的接触电阻，提升了存储器的性能。
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公开(公告)号：CN117457657A
公开(公告)日：2024-01-26
申请号：CN202211400649.3
申请日：2022-11-09
申请人： 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
摘要： 本申请涉及半导体技术领域，公开了一种CMOS器件及其制作方法，属于半导体技术领域，该CMOS器件包括堆叠设置的N型晶体管和P型晶体管；所述N型晶体管和P型晶体管的沟道均为环形沟道；所述N型晶体管的栅极和P型晶体管的栅极位于贯穿所述N型晶体管的环形沟道和P型晶体管的环形沟道的通孔内；所述N型晶体管和P型晶体管共用同一栅极。
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公开(公告)号：CN117453117A
公开(公告)日：2024-01-26
申请号：CN202210988560.7
申请日：2022-08-17
申请人： 北京超弦存储器研究院
摘要： 本申请实施例提供的一种网络存储处理设备、存储服务器、数据存储及读取方法，本申请实施例存储管理系统设置在网络存储处理设备中，并由网络存储处理设备运行存储管理系统以对待存储数据分配存储地址或对待读取数据分配读地址；中央处理器和/或数据转运电路将从网络接口接收的待存储数据依次经数据转运电路、通信总线接口和通信总线按照待存储数据的存储地址发送到所述存储设备进行存储，或中央处理器和/或数据转移电路将从所述存储设备按待读取数据的读地址读取待读取数据，读取的所述数据依次通过所述通信总线、通信总线接口、数据转运电路和网络接口发送至目标地址。本申请实施例由于减少了待存储数据或待读取数据的搬运次数，所以降低了待存储数据的存储时延或待读取数据的读取时延。
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公开(公告)号：CN117425351A
公开(公告)日：2024-01-19
申请号：CN202211615841.4
申请日：2022-12-15
申请人： 北京超弦存储器研究院
IPC分类号： H10B61/00
摘要： 一种用于磁存储器的半导体器件、存储结构、电子设备，所述半导体器件包括多个沿垂直于衬底方向堆叠的晶体管，字线，第一连接电极，第二连接电极；每个所述晶体管包括第一电极，第二电极，沿垂直于所述衬底方向延伸的栅电极，位于所述栅电极侧壁且与所述栅电极绝缘的半导体层；所述第一连接电极连接所述多个晶体管的所述第一电极，所述第二连接电极连接所述多个晶体管的所述第二电极，所述字线沿垂直于所述衬底的方向延伸且贯穿所述多个晶体管。本实施例提供的方案，通过连接多个晶体管的第一电极，连接多个晶体管的第二电极形成多个并联的晶体管，且多个晶体管在垂直方向堆叠，实现可以提供大电流的半导体器件，且占用的面积小。
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公开(公告)号：CN117425341A
公开(公告)日：2024-01-19
申请号：CN202310118694.8
申请日：2023-01-31
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00 , G11C11/401
摘要： 一种3D堆叠的半导体器件、阵列及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿垂直于衬底方向堆叠；位线，贯穿所述不同层的所述晶体管；所述晶体管包括第一电极，第二电极，沿平行于衬底方向延伸的栅电极，部分环绕所述栅电极侧壁的半导体层，设置在所述栅电极的侧壁和所述半导体层之间的栅极绝缘层，每个所述晶体管的所述第二电极为所述位线的一部分。本实施例提供的3D堆叠的半导体器件，不同层的晶体管共用位线，便于3D堆叠，提高了集成度。
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公开(公告)号：CN117425336A
公开(公告)日：2024-01-19
申请号：CN202211651265.9
申请日：2022-12-21
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请实施例涉及半导体技术，公开了一种存储单元、阵列和存储单元的制作方法，该存储单元包括：在衬底上堆叠的参考电压层、读晶体管、读位线、读字线、读位线、写晶体管、写位线和写字线；读晶体管沟道层环绕读晶体管第一栅极侧壁，读晶体管第二栅极环绕于读晶体管沟道层外侧四周，第二栅极与读字线相连；读位线平行衬底平面沿第一方向延伸；写晶体管沟道层环绕第三栅极侧壁形成环绕型沟道层；写位线环绕于写晶体管沟道层外侧四周沿第一方向延伸；写晶体管沟道层与第一栅极相连；读字线和写字线平行衬底平面沿第二方向延伸。该实施例方案使存储单元易于制作，减小了存储单元尺寸，支持多重堆叠，增大了存储密度，从而减少了生产成本。
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