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公开(公告)号：CN118742019A
公开(公告)日：2024-10-01
申请号：CN202310336525.1
申请日：2023-03-31
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本公开涉及一种存储器及其制造方法、电子设备。该存储器包括存储器包括衬底以及设置于衬底上的一个或多个重复单元，多个字线。其中，重复单元包括：沿第一方向延伸且间隔设置的两个位线，及设置于两个位线间隔内的隔离层；设置于位线背离隔离层侧壁上的支撑层；支撑层包括在第一方向上间隔分布的多个子支撑部，且相邻子支撑部之间的间隔构成字线孔；晶体管位于字线孔内包括环绕字线侧壁的半导体层以及设置在字线侧壁和半导体层内侧壁之间的栅极绝缘层；其中，半导体层背离对应位线的外侧壁与相邻子支撑部背离同一位线的侧壁平齐。本公开可以大大降低后续去除寄生晶体管的工艺难度，从而提升存储器性能。
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公开(公告)号：CN118742016A
公开(公告)日：2024-10-01
申请号：CN202310318545.6
申请日：2023-03-28
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请提供了一种3D堆叠的半导体器件及其制造方法、电子设备。本申请的半导体器件包括多层沿着垂直于衬底的方向堆叠的存储单元，沿着垂直于衬底的方向延伸的贯穿各层存储单元的字线；沿着垂直于字线并沿着第一方向延伸的位线；其中字线环绕有半导体层，各存储单元的晶体管的第一源/漏极与第二源/漏极在第二方向上位于环形的半导体层的两侧且与半导体层相连，第二方向与第一方向交叉且垂直于字线；其中在字线的延伸方向上，半导体层间隔设置；半导体层为金属氧化物半导体层；第一源/漏极和第二源/漏极包含金属硅化物。本申请的器件架构能够有效提高存储密度。
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公开(公告)号：CN118234233A
公开(公告)日：2024-06-21
申请号：CN202410642552.6
申请日：2024-05-22
申请人： 北京超弦存储器研究院
摘要： 一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，半导体器件包括：多个存储单元，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿不同层的存储单元沿着垂直衬底方向延伸；存储单元包括平行分布的第一晶体管和第二晶体管，第一晶体管的第一半导体层形成平行延伸开口朝向第二晶体管的凹槽；第一晶体管的第一栅电极设置在凹槽内靠近凹槽的底壁一侧，字线沿垂直于衬底方向贯穿凹槽；第二晶体管的第二半导体层设置在凹槽内且环绕字线的侧壁，且第二半导体层与第一栅电极连接，字线填充凹槽。本公开实施例提供的方案，第二半导体层环绕字线，字线填充第一半导体层形成的凹槽，可以使用字线同时控制第一晶体管和第二晶体管，减小器件的面积。
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公开(公告)号：CN117785755B
公开(公告)日：2024-05-28
申请号：CN202410200363.3
申请日：2024-02-23
申请人： 北京超弦存储器研究院
摘要： 一种CXL内存模组及资源配置方法、控制芯片、介质和系统，涉及CXL内存模组领域，其中，该CXL内存模组包括控制芯片和控制芯片管理的多个内存颗粒，多个内存颗粒被设置为多个逻辑设备，控制芯片设置有高速存储介质，高速存储介质的存储空间包括激活区域和备份区域，激活区域和备份区域均存储有每个逻辑设备对应的元信息，元信息包括内存颗粒中物理资源块的物理首地址；控制芯片被配置为：接收主机发送的内存访问指令，基于内存访问指令携带的地址信息和激活区域中的元信息，确定内存访问指令要访问的内存地址；以及，响应于外部节点发送的配置指令，基于配置指令携带的配置信息更新备份区域中的元信息，并在更新完成后，将激活区域和备份区域互换。
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公开(公告)号：CN117632043B
公开(公告)日：2024-05-28
申请号：CN202410103990.5
申请日：2024-01-25
申请人： 北京超弦存储器研究院
发明人： 戴瑾
IPC分类号： G06F3/06 , G06F1/3234 , G06F13/16
摘要： 一种CXL内存模组、控制芯片、数据处理方法、介质和系统，涉及数据访问技术领域，其中，CXL内存模组包括控制芯片以及控制芯片管理的至少一组DRAM芯片，控制芯片设置有缓存，控制芯片被配置为从DRAM芯片读取数据并加载到缓存中，记录数据的DRAM地址和缓存地址的映射关系；接收到主机发送的数据访问指令时，优先对缓存中的数据进行访问当主机的多个CPU核同时对一块地址进行访问时，只需将数据从DRAM芯片读入缓存，再对缓存中的数据进行访问，可以避免DRAM芯片内部的重复读写，降低了CXL内存模组的耗电量。
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公开(公告)号：CN117827548A
公开(公告)日：2024-04-05
申请号：CN202410254913.X
申请日：2024-03-06
申请人： 北京超弦存储器研究院
IPC分类号： G06F11/14
摘要： 一种数据备份方法、CXL控制器、CXL模组和存储介质，涉及数据存储技术，所述CXL控制器被配置为将可读写数据存储在所述易失性存储器；将只读数据存储在所述非易失性存储器，或者存储在所述易失性存储器和所述非易失性存储器；及，在需要对所述易失性存储器中的数据进行备份的情况下，将存储在所述易失性存储器中的可读写数据刷入到所述非易失性存储器进行备份。本公开实施例只需将易失性存储器中的可读写数据刷入到非易失性存储器进行备份，需要使用的内置电容的容量也变小，在实现数据备份的同时降低了设备成本。
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公开(公告)号：CN116234300B
公开(公告)日：2024-02-20
申请号：CN202210273227.8
申请日：2022-03-18
申请人： 北京超弦存储器研究院
发明人： 戴瑾
IPC分类号： H10B12/00
摘要： 本申请实施例提供了一种动态存储单元及动态存储装置。动态存储装置包括：衬底；第一场效应管，设置于衬底的一侧；第二场效应管，设置于第一场效应管的一侧；其中，第一场效应管包括由内向外依次排布的第一栅极、第一绝缘层和第一金属氧化物半导体层，第一金属氧化物半导体层环绕第一栅极；第二场效应管包括第二源极、第二漏极、第二金属氧化物半导体层、第二绝缘层和第二栅极，第二栅极基本垂直于第二金属氧化物半导体层。本申请实施例中采用两个场效应管组成一个动态存储单元，一个半导体层环绕栅极，另一个栅极基本垂直于半导体层。动态存储单元的最小面积为4F2。从而缩小了单元面积，提升了单元密度，有利于小型化、轻薄化、集成化。
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公开(公告)号：CN116209269B
公开(公告)日：2024-02-20
申请号：CN202211131441.6
申请日：2022-09-16
申请人： 北京超弦存储器研究院
摘要： 本公开涉及一种存储器及其制备方法、电子设备。所述存储器，包括：衬底以及设置于衬底上的存储单元。存储单元包括：第一晶体管及第二晶体管。第一晶体管包括：第一栅极、第一沟道和存储栅极。第一栅极设置于衬底上，与第一读取信号线相连接。第一沟道位于第一栅极背离衬底的一侧，与第二读取信号线相连接。存储栅极位于第一沟道背离第一栅极的一侧。第二晶体管包括：第二沟道和第二栅极。第二沟道位于存储栅极背离衬底的表面，并分别与存储栅极、第二写入信号线相连接。第二栅极与第一写入信号线相连接。第二栅极和第二沟道中的至少之一为环绕型结构；第二栅极环绕第二沟道，或者第二沟道环绕第二栅极。本公开可以提高存储器的编程速度和擦除速度，以优化存储器性能。
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公开(公告)号：CN117457657A
公开(公告)日：2024-01-26
申请号：CN202211400649.3
申请日：2022-11-09
申请人： 北京超弦存储器研究院 , 长鑫科技集团股份有限公司
摘要： 本申请涉及半导体技术领域，公开了一种CMOS器件及其制作方法，属于半导体技术领域，该CMOS器件包括堆叠设置的N型晶体管和P型晶体管；所述N型晶体管和P型晶体管的沟道均为环形沟道；所述N型晶体管的栅极和P型晶体管的栅极位于贯穿所述N型晶体管的环形沟道和P型晶体管的环形沟道的通孔内；所述N型晶体管和P型晶体管共用同一栅极。
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公开(公告)号：CN117453117A
公开(公告)日：2024-01-26
申请号：CN202210988560.7
申请日：2022-08-17
申请人： 北京超弦存储器研究院
摘要： 本申请实施例提供的一种网络存储处理设备、存储服务器、数据存储及读取方法，本申请实施例存储管理系统设置在网络存储处理设备中，并由网络存储处理设备运行存储管理系统以对待存储数据分配存储地址或对待读取数据分配读地址；中央处理器和/或数据转运电路将从网络接口接收的待存储数据依次经数据转运电路、通信总线接口和通信总线按照待存储数据的存储地址发送到所述存储设备进行存储，或中央处理器和/或数据转移电路将从所述存储设备按待读取数据的读地址读取待读取数据，读取的所述数据依次通过所述通信总线、通信总线接口、数据转运电路和网络接口发送至目标地址。本申请实施例由于减少了待存储数据或待读取数据的搬运次数，所以降低了待存储数据的存储时延或待读取数据的读取时延。
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