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公开(公告)号：CN105741868B
公开(公告)日：2018-06-22
申请号：CN201610070862.0
申请日：2016-02-02
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C11/417
摘要： 一种用于单粒子加固FPGA的多阈值非对称配置存储器。本发明的配置存储器使用多个不等阈值与不同宽长比沟道的MOS管以及上拉作用的PMOS管，其电路、版图、工艺参数三方面的不对称，实现了配置存储器在FPGA上电之后与清零之前的初始状态全部为“0”。本发明的配置存储器由8个PMOS管和8个NMOS管组成。其中8个PMOS管，有2个阈值较高且宽长比更小，以及有两组分别采用了2个PMOS管构成两个上拉作用电路；另外8个NMOS管，有2个阈值较高且宽长比更小。本发明的配置存储器具有多阈值非对称的特性，上电后的配置存储器具有确定的初始值，避免互连矩阵产生“1”和“0”的竞争路径，有效消除FPGA的上电浪涌电流。
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公开(公告)号：CN105654985B
公开(公告)日：2018-05-08
申请号：CN201610072682.6
申请日：2016-02-02
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C11/417
摘要： 一种FPGA配置存储器阵列的多电源分区分时上电系统，将FPGA配置存储器阵列的存储单元划分为若干个区域，逐个区域顺序上电，有效解决了大规模单粒子加固SRAM型FPGA的上电浪涌电流问题。FPGA上电时，使用供电控制电路使各区域顺序上电，从而减小上电峰值电流。每个供电子电路输出给存储单元区域的电压同时并联到全局网络上，使全FPGA芯片各存储单元区域电压相同，保证了一致性。本发明能够有效消除上电浪涌电流，同时通过将FPGA划分为多个区域，实现上电电流与FPGA的规模无关。
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公开(公告)号：CN105244054B
公开(公告)日：2018-02-23
申请号：CN201510633972.9
申请日：2015-09-29
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C11/412
摘要： 一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器，本发明的寄存器单元通过新型的延时单元对SET脉冲进行处理，使寄存器具有良好的抗SET能力。本发明的加固寄存器由内部数据与时钟产生电路、主锁存器、从锁存器输出缓冲级四个部分组成。内部数据与时钟产生电路使用与非门和或非门组成延时链对SET脉冲进行处理，主锁存器与从锁存器使用基于DICE结构的锁存器单元。本发明的加固寄存器利用DICE单元的固有特点，仅使用一个的延时链同时屏蔽时钟端CLK与数据端D上的SET脉冲。与以往的SET加固寄存器相比，本发明的延时单元更少，这使得加固寄存器整体面积小于传统加固方法。
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公开(公告)号：CN105224493B
公开(公告)日：2018-01-19
申请号：CN201510634203.0
申请日：2015-09-29
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F13/40
摘要： 本发明提出了一种可通过用户输入输出端口完成FPGA重配的配置电路。通过在传统配置电路架构中增加用户配置接口电路，将用户输入输出端口(用户IOB)与配置电路连接，为用户输入输出端口能访问配置电路，并完成动态重配提供了条件，同时对配置电路中的总线接口电路作了改进，使其兼容用户输入输出端口并行配置、系统输入输出端口并行配置和串行配置的三种工作模式。本发明避免了配置电路对固定系统输入输出端口的依赖，使FPGA器件在置入用户系统后仍可改变其内部功能实现系统内可重构，增加了FPGA芯片的灵活性和可靠性。
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公开(公告)号：CN107453750A
公开(公告)日：2017-12-08
申请号：CN201710580636.1
申请日：2017-07-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/177 , H03K19/173
摘要： 一种适用于SRAM型FPGA的多功能时钟缓冲器。该缓冲器包括第一时钟控制电路B101、第二时钟控制电路B102以及输出多路器B103，用于驱动FPGA内全局时钟网络，根据FPGA配置可以实现不同工作模式。第一个工作模式为普通时钟缓冲器；第二个工作模式为带使能的时钟缓冲器，当时钟缓冲器未使能时输出时钟固定为高电平；第三个工作模式为时钟多路器，可以完成两个时钟的无毛刺切换；第四个工作模式为带使能的时钟多路器，可以完成两个时钟的无毛刺切换，当时钟多路器未使能时输出时钟固定为高电平。该缓冲器电路额外提供一个输入时钟怱略控制端口，可以在时钟已经消失的清况下完成时钟的切换操作。
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公开(公告)号：CN104182665B
公开(公告)日：2017-04-12
申请号：CN201410381645.4
申请日：2014-08-05
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F21/31
摘要： 一种带有保护模块的JTAG电路，包括TAP控制器、指令寄存器、指令译码器、保护模块、BYPASS寄存器、器件ID寄存器、边界扫描寄存器、TDO电路，以及输入端口和输出端口，该电路在IEEE 1149.1标准的基础上，新增了锁定指令和解锁指令，通过代码识别方式实现JTAG电路锁定和解锁控制，防止非法用户对JTAG电路的控制，可以有效提高JTAG电路的安全性，防止外界通过JTAG电路对芯片系统进行攻击，本发明可以与IEEE 1149.1标准完全兼容，且硬件花销小。
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公开(公告)号：CN105741868A
公开(公告)日：2016-07-06
申请号：CN201610070862.0
申请日：2016-02-02
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C11/417
CPC分类号： G11C11/417
摘要： 一种用于单粒子加固FPGA的多阈值非对称配置存储器。本发明的配置存储器使用多个不等阈值与不同宽长比沟道的MOS管以及上拉作用的PMOS管，其电路、版图、工艺参数三方面的不对称，实现了配置存储器在FPGA上电之后与清零之前的初始状态全部为“0”。本发明的配置存储器由8个PMOS管和8个NMOS管组成。其中8个PMOS管，有2个阈值较高且宽长比更小，以及有两组分别采用了2个PMOS管构成两个上拉作用电路；另外8个NMOS管，有2个阈值较高且宽长比更小。本发明的配置存储器具有多阈值非对称的特性，上电后的配置存储器具有确定的初始值，避免互连矩阵产生“1”和“0”的竞争路径，有效消除FPGA的上电浪涌电流。
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公开(公告)号：CN105740087A
公开(公告)日：2016-07-06
申请号：CN201610070861.6
申请日：2016-02-02
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/07
CPC分类号： G06F11/0703
摘要： 本发明涉及利用查找表移位寄存器进行SRAM型FPGA刷新效果验证的方法，包括步骤(1)、在FPGA中构建由查找表构成的移位寄存器组，并为移位寄存器组设置初始值；(2)、完成FPGA的上电配置，向移位寄存器组输入串行数据驱动移位寄存器组进行移位；(3)、当前移位寄存器内的保存值与移位寄存器的初始值不同时，可停止向移位寄存器组输入串行数据；(4)、刷新SRAM型FPGA，直至移位寄存器组的所有存储值均被刷新；(5)、再次向移位寄存器组输入串行数据驱动移位寄存器组进行移位，将移位寄存器组中的保存值全部移出；(6)、判断是否刷新成功，本发明方法不需要进行辐照试验，也不需要回读，具有成本低、操作简单、判断准确的特点。
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公开(公告)号：CN105577164A
公开(公告)日：2016-05-11
申请号：CN201610036936.9
申请日：2016-01-20
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/0175
CPC分类号： H03K19/017509
摘要： 本发明一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器，用于生成符合LVDS25/LVDS33/LVDS25EXT/LVDS33EXT/LDT等差分标准的差分信号，且具备抗单粒子瞬态能力，可嵌入宇航用FPGA的IO接口电路中，在空间辐射环境中应用。通过在偏置电压通路上设置滤波电路，并在输出数据通路上设置用户可编程控制的滤波电路，可有效避免单粒子效应引起的瞬间电压波动在两条通路上传播，消除对最终输出差分信号的影响，避免后级接收电路识别错误和数据传输出错。
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公开(公告)号：CN105224493A
公开(公告)日：2016-01-06
申请号：CN201510634203.0
申请日：2015-09-29
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F13/40
CPC分类号： G06F13/4045 , G06F13/4068
摘要： 本发明提出了一种可通过用户输入输出端口完成FPGA重配的配置电路。通过在传统配置电路架构中增加用户配置接口电路，将用户输入输出端口(用户IOB)与配置电路连接，为用户输入输出端口能访问配置电路，并完成动态重配提供了条件，同时对配置电路中的总线接口电路作了改进，使其兼容用户输入输出端口并行配置、系统输入输出端口并行配置和串行配置的三种工作模式。本发明避免了配置电路对固定系统输入输出端口的依赖，使FPGA器件在置入用户系统后仍可改变其内部功能实现系统内可重构，增加了FPGA芯片的灵活性和可靠性。
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