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公开(公告)号：CN116226948A
公开(公告)日：2023-06-06
申请号：CN202211575217.6
申请日：2022-12-08
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明提供了一种SRAM型FPGA复杂IP核精准辐照评估方法，包括：(1)对重离子进行Geant4蒙特卡洛仿真；(2)对待测FPGA进行包含重离子物理特性的器件单元级TCAD仿真；(3)将仿真参数转化为spice网表，进行Pspice仿真；(4)将仿真所得敏感区域进行高精度激光试验；(5)对激光试验结果进行重离子效应修正，拟合重离子评估曲线。该方法通过软件仿真、激光细化、等效修正，对FPGA内复杂IP核进行精准辐照测试，实现对FPGA内嵌复杂IP核辐照效应精准评估。
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公开(公告)号：CN108718195B
公开(公告)日：2022-05-13
申请号：CN201810340480.4
申请日：2018-04-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明公开了一种采用可配置启动电路的电荷泵锁相环。该电荷泵锁相环在锁相环路工作前，通过可配置启动电路B107对环路滤波器B103充电，产生启动电压，驱动振荡器偏置生成电路B104生成偏置电压，控制压控振荡器B105起振，使压控振荡器预先在接近目标频率的特定频率下起振，完成锁相环的启动。本发明与传统的电荷泵锁相环相比，用户能够根据实际需求，在锁相环开始正式工作之前，就通过配置信号使压控振荡器工作在特定的频率下，从而在锁相环开始工作之后加速锁相环的锁定过程。
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公开(公告)号：CN105741872B
公开(公告)日：2019-07-23
申请号：CN201610070791.4
申请日：2016-02-02
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 适用于宇航用FPGA的加固配置存储器阵列及配置方法，其中配置存储器阵列采用DICE单元实现配置存储器阵列的单粒子加固，降低了单粒子对配置存储器阵列的影响。配置方法是在配置存储器阵列上电之前，通过列地址译码电路与帧数据寄存器使所有的配置存储器单元处于写0状态，上电时，由于外部工作条件的诱导效应，所有的DICE单元在上电后初始状态全部为0，避免了上电后FPGA互连矩阵由于配置存储器单元初始状态不确定导致的逻辑冲突，从而有效解决了FPGA的上电浪涌电流问题，降低了使用FPGA的系统的设计难度，提高了宇航用FPGA工作的可靠性。
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公开(公告)号：CN108718195A
公开(公告)日：2018-10-30
申请号：CN201810340480.4
申请日：2018-04-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明公开了一种采用可配置启动电路的电荷泵锁相环。该电荷泵锁相环在锁相环路工作前，通过可配置启动电路B107对环路滤波器B103充电，产生启动电压，驱动振荡器偏置生成电路B104生成偏置电压，控制压控振荡器B105起振，使压控振荡器预先在接近目标频率的特定频率下起振，完成锁相环的启动。本发明与传统的电荷泵锁相环相比，用户能够根据实际需求，在锁相环开始正式工作之前，就通过配置信号使压控振荡器工作在特定的频率下，从而在锁相环开始工作之后加速锁相环的锁定过程。
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公开(公告)号：CN108306638A
公开(公告)日：2018-07-20
申请号：CN201810054077.5
申请日：2018-01-19
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03L7/095
摘要： 本发明提供了一种适用于电荷泵锁相环的可配置锁定检测电路，包括时钟相位差比较电路、锁定计数器B203、失锁计数器B204和SR锁存器SR251，时钟相位差比较电路，接收对外部输入的两路时钟信号进行相位差比较，当相位差绝对值小于等于时间窗长度时，使能锁定计数器B203，复位并禁用失锁计数器B204；否则，使能失锁计数器B204，复位并禁用锁定计数器B203；锁定计数器B203和失锁计数器B204的输出端连接SR锁存器SR251的R端和S端，SR锁存器SR251的输出端为可配置锁定检测电路的锁定指示信号。该电路可降低“假失锁”发生的概率，提高锁定检测电路的可靠性。
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公开(公告)号：CN108306637A
公开(公告)日：2018-07-20
申请号：CN201810069042.9
申请日：2018-01-24
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明提供了一种采用双路电压控制压控振荡器的电荷泵锁相环，该锁相环包括N级环形振荡器B200和放大整形电路B201，接收由电荷泵锁相环的电荷泵及环路滤波器分别产生的两路控制电压，并根据该控制电压生成一定频率的正弦波振荡信号，并将其整形为方波，作为电荷泵锁相环的数字分频器的输入信号。本发明与传统的压控振荡器相比，以两个控制电压VC1和VC2作为调谐电压，VC1作为粗调电压，VC2作为细调电压，兼顾调谐速度与振荡信号质量，能够有效加快电荷泵锁相环的锁定。
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公开(公告)号：CN105654985B
公开(公告)日：2018-05-08
申请号：CN201610072682.6
申请日：2016-02-02
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C11/417
摘要： 一种FPGA配置存储器阵列的多电源分区分时上电系统，将FPGA配置存储器阵列的存储单元划分为若干个区域，逐个区域顺序上电，有效解决了大规模单粒子加固SRAM型FPGA的上电浪涌电流问题。FPGA上电时，使用供电控制电路使各区域顺序上电，从而减小上电峰值电流。每个供电子电路输出给存储单元区域的电压同时并联到全局网络上，使全FPGA芯片各存储单元区域电压相同，保证了一致性。本发明能够有效消除上电浪涌电流，同时通过将FPGA划分为多个区域，实现上电电流与FPGA的规模无关。
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公开(公告)号：CN105244054B
公开(公告)日：2018-02-23
申请号：CN201510633972.9
申请日：2015-09-29
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C11/412
摘要： 一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器，本发明的寄存器单元通过新型的延时单元对SET脉冲进行处理，使寄存器具有良好的抗SET能力。本发明的加固寄存器由内部数据与时钟产生电路、主锁存器、从锁存器输出缓冲级四个部分组成。内部数据与时钟产生电路使用与非门和或非门组成延时链对SET脉冲进行处理，主锁存器与从锁存器使用基于DICE结构的锁存器单元。本发明的加固寄存器利用DICE单元的固有特点，仅使用一个的延时链同时屏蔽时钟端CLK与数据端D上的SET脉冲。与以往的SET加固寄存器相比，本发明的延时单元更少，这使得加固寄存器整体面积小于传统加固方法。
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公开(公告)号：CN107425844A
公开(公告)日：2017-12-01
申请号：CN201710581051.1
申请日：2017-07-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/177 , H03K23/64
摘要： 本发明提供一种适用于SRAM型FPGA的可配置时钟缓冲器，包括可配置时钟N分频电路M21、时序匹配电路M23、配置存储器M22和多路器M24。配置存储器M22接收FPGA输入的配置信息，当分频数信息为N时，可配置时钟N分频电路M21对外部输入时钟信号CLKIN进行N分频，并将分频后的时钟信号输出给多路器M24，当分频数信息为1时，时序匹配电路M23对外部输入时钟信号CLKIN进行时序调整，使其与可配置时钟N分频电路M21输出的时钟信号边沿对齐，将调整后的时钟信号输出给多路器M24，多路器M24将时钟传输给FPGA。本发明可实现任意倍数的时钟分频，时钟上升沿的延时大小与分频数N无关。
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公开(公告)号：CN105577164A
公开(公告)日：2016-05-11
申请号：CN201610036936.9
申请日：2016-01-20
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/0175
CPC分类号： H03K19/017509
摘要： 本发明一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器，用于生成符合LVDS25/LVDS33/LVDS25EXT/LVDS33EXT/LDT等差分标准的差分信号，且具备抗单粒子瞬态能力，可嵌入宇航用FPGA的IO接口电路中，在空间辐射环境中应用。通过在偏置电压通路上设置滤波电路，并在输出数据通路上设置用户可编程控制的滤波电路，可有效避免单粒子效应引起的瞬间电压波动在两条通路上传播，消除对最终输出差分信号的影响，避免后级接收电路识别错误和数据传输出错。
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