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公开(公告)号：CN107516545A
公开(公告)日：2017-12-26
申请号：CN201610423370.5
申请日：2016-06-15
申请人： 上海磁宇信息科技有限公司
CPC分类号： G11C29/18 , G11C29/30 , G11C29/42 , G11C2029/1802
摘要： 本发明提供一种MRAM芯片，包括一个或多个阵列，阵列包括由MRAM存储单元组成的存储行，每个阵列与控制电路连接，控制电路包括行地址解码器、列地址解码器、读写控制器与输入输出控制，控制电路还包括自测试控制器，每个阵列包括多个备用行，备用行用于替换具有损坏的MRAM存储单元的行。本发明还提供一种MRAM芯片的自测试方法。本发明提供的MRAM芯片及其自测试方法，通过自测试，将检测到的具有损坏的MRAM存储单元的存储行的数据存储到替换备用行中，提高了MRAM芯片的数据可靠性及使用寿命。
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公开(公告)号：CN106847341A
公开(公告)日：2017-06-13
申请号：CN201611207764.3
申请日：2016-12-23
申请人： 鸿秦(北京)科技有限公司
CPC分类号： G11C29/18 , G11C29/44 , G11C2029/1806
摘要： 本发明公开了一种纯电动汽车综合信息存储装置的存储体自检装置及方法，包括存储体、控制芯片和缓存SRAM，所述存储体分别通过存储体连接数据总线、存储体连接地址总线和存储体连接控制总线与控制芯片控制连接，所述缓存SRAM分别通过缓存连接数据总线、缓存连接地址总线和缓存连接控制总线与控制芯片控制连接；所述存储体的全部地址空间分成若干个被检测块。在综合信息数据存储装置刚刚开始上电时就对存储体的好坏进行检测，并且标记出发生故障的存储空间，使得综合信息数据存储装置在记录数据时能够避免将数据存储在有故障的存储体上。
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公开(公告)号：CN106611609A
公开(公告)日：2017-05-03
申请号：CN201610334654.7
申请日：2016-05-19
申请人： 爱思开海力士有限公司
IPC分类号： G11C7/10
CPC分类号： G11C7/1084 , G11C7/02 , G11C7/08 , G11C7/1006 , G11C7/1057 , G11C8/10 , G11C29/1201 , G11C29/18 , G11C29/36 , G11C29/44 , G11C29/56008 , G11C29/56012 , G11C2029/1208 , G11C2029/4402 , G11C7/1078
摘要： 一种半导体系统可以包括第一半导体器件，被配置成输出命令、地址和数据。半导体系统可以包括第二半导体器件，被配置成在写入操作中，当数据的位中只有一位为不同的逻辑电平时转换数据的逻辑电平组合，以及响应于命令和地址来储存数据。
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公开(公告)号：CN106558337A
公开(公告)日：2017-04-05
申请号：CN201610957867.5
申请日：2016-10-26
申请人： 国芯科技(北京)有限公司
发明人： 杨旭光
IPC分类号： G11C11/413 , G11C29/18
CPC分类号： G11C11/413 , G11C29/18 , G11C2029/1806
摘要： 本发明提供一种SRAM存储电路及存储空间的重构方法，包括：重构控制单元、地址重映射单元和多个SRAM宏单元；其中，所述重构控制单元用于启动所述SRAM宏单元自检，获取该SRAM的品质信息；所述地址重映射单元用于根据所述品质信息，进行SRAM宏单元的地址重映射。本发明有效解决单片内置大容量的SRAM存储空间的集成电路良品率保障问题。
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公开(公告)号：CN106251908A
公开(公告)日：2016-12-21
申请号：CN201610620746.1
申请日：2016-08-02
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： G11C29/18
CPC分类号： G11C29/18 , G11C2029/1806
摘要： 本发明涉及半导体制造技术领域，尤其涉及一种电性地址与物理地址的对应关系的验证方法，通过对转换的物理地址所对应的单元和位于该单元周边的单元的阈值电压进行比较来验证电性地址与物理地址的对应关系正确与否，以实现对电性地址与物理地址的对应关系的精确验证，该方法对失效模式没有严格的限定，且操作方便，快捷，从而有效提高了验证效率和成功率。
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公开(公告)号：CN103093805B
公开(公告)日：2016-12-14
申请号：CN201210075524.8
申请日：2012-03-21
申请人： 海力士半导体有限公司
发明人： 秋新镐
IPC分类号： G11C8/04
CPC分类号： G11C8/18 , G11C29/1201 , G11C29/12015 , G11C29/18
摘要： 本发明提供了地址译码方法及使用该方法的半导体存储器件。所述半导体存储器件，包括：选通时钟发生器，所述选通时钟发生器被配置为响应于读取信号或写入信号而产生选通时钟信号，所述选通时钟信号具有根据被选择性使能的多个测试模式信号而受控的延迟时间；内部地址发生器，所述内部地址发生器被配置为响应于所述选通时钟信号的第一电平来锁存地址，并通过响应于所述选通时钟信号的第二电平将所述地址译码米产生内部地址；以及输出使能信号发生器，所述输出使能信号发生器被配置为将所述内部地址译码并产生被选择性使能的输出使能信号。
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公开(公告)号：CN106169311A
公开(公告)日：2016-11-30
申请号：CN201610532504.7
申请日：2016-07-06
申请人： 西安紫光国芯半导体有限公司
IPC分类号： G11C29/18
CPC分类号： G11C29/006 , G11C29/18
摘要： 本发明一种DRAM晶圆测试中精确捕获失效地址的方法，包括如下步骤，步骤1，针对DRAM晶圆测试流程中的任意功能测试项，给每个功能测试项分配一个变量，变量与功能测试项一一对应；步骤2，根据测试需求，对变量在晶圆测试开始后一次性赋值，控制是否捕获对应测试项的失效地址；步骤3，在执行功能测试项并通过地址失效寄存器AFM记录对应的失效地址后，根据当前测试项以及当前测试项的前一个测试项的变量赋值状况，控制是否读取地址失效寄存器AFM中的累积失效信息，并生成临时文件；步骤4，通过对生成的临时文件之间失效地址信息的比对，剔除掉重复的信息，最终生成当前测试项的失效地址文件。
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公开(公告)号：CN103021467B
公开(公告)日：2016-09-07
申请号：CN201110304946.3
申请日：2011-09-27
申请人： 意法半导体研发(深圳)有限公司 , 意法半导体股份有限公司
IPC分类号： G11C29/12
摘要： 本发明公开了一种故障诊断电路以及集成电路。该电路包括多路选择器与控制器。多路选择器用于接收多个地址信号，并响应于选择信号而将所述多个地址信号中的一个地址信号选择地输出至可寻址模块，所述可寻址模块具有一组可寻址单元。控制器用于生成所述多个地址信号中的第一地址信号以及所述选择信号，并响应于所述第一地址信号读出所述可寻址模块的输出。
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公开(公告)号：CN105913878A
公开(公告)日：2016-08-31
申请号：CN201610244499.X
申请日：2016-04-19
申请人： 深圳极智联合科技股份有限公司
发明人： 金国华
IPC分类号： G11C29/18
CPC分类号： G11C29/18
摘要： 本发明提供一种RAM检测装置。所述RAM检测装置包括FPGA，用于根据算法逻辑检测待检测的RAM，所述FPGA包括BRAM；ROM，用于存储所述FPGA算法逻辑；显示器，用于显示所述RAM的检测结果；电源，用于提供测试所需电压；DC/DC转换器，与所述电源电连接，用于调节检测所述RAM所需电压；RAM夹具，用于装夹RAM。与相关技术相比，本发明提供的RAM检测装置，可快速检测RAM的故障，且可快速定位和固定所述RAM。本发明还提供一种RAM检测装置的检测方法。
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公开(公告)号：CN105761759A
公开(公告)日：2016-07-13
申请号：CN201610072807.5
申请日：2016-02-02
申请人： 深圳市江波龙电子有限公司
IPC分类号： G11C29/18
CPC分类号： G11C29/18
摘要： 本发明适用于测试技术领域，提供了随机存取存储器的测试方法及装置，包括：按照第一地址顺序向RAM的所有地址写入第一数据；按照第二地址顺序，向所述RAM的所有地址依次执行：校验该地址的所述第一数据，之后向该地址写入第二数据，所述第一数据与所述第二数据的异或结果为1；按照第三地址顺序，向所述RAM的所有地址依次执行：校验该地址的所述第二数据，之后向该地址写入第一数据；按照第四地址顺序，向所述RAM的所有地址依次执行：校验该地址的所述第一数据。本发明在保障了故障覆盖率的前提下，尽可能地缩短了测试时间。
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