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公开(公告)号：CN118962398A
公开(公告)日：2024-11-15
申请号：CN202411041956.6
申请日：2024-07-31
申请人： 上海安路信息科技股份有限公司
IPC分类号： G01R31/28
摘要： 本发明涉及嵌入式软件测试的领域，提供基于FPGA的芯片测试方法和装置，方法包括，对待测模块进行位置约束以得到目标待测电路；根据待测模块构建对应的测试用例生成电路和测试结果分析电路；将测试用例生成电路、测试结果分析电路与目标待测电路连接以得到整体测试电路，根据整体测试电路的测试分析结果调试测试用例生成电路和测试结果分析电路，在测试分析结果满足预设的调试通过条件时，整体测试电路的配置文件存入配置库，以供符合预设要求的其他待测模块构建对应的测试用例生成电路和测试结果分析电路。本案通过映射底层电路确定测试用例生成电路和测试结果分析电路的位置，省去了工具综合和时序分析收敛的环节和时间，提高整体运行效率。
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公开(公告)号：CN118886015A
公开(公告)日：2024-11-01
申请号：CN202410915678.6
申请日：2024-07-09
申请人： 上海安路信息科技股份有限公司
摘要： 本发明提供了一种码流加载系统和方法，包括哈希模块、加解密模块和直接内存访问模块，直接内存访问模块以分段加载的方式加载码流数据，并将加载到的码流数据段同步传输给加解密模块，加解密模块对接收到的码流数据段进行解密，得到解码结果，并将解码结果同步传输给哈希模块，哈希模块对解码结果进行哈希运算，得到哈希结果；加解密模块解密完一个码流数据段后，分别同步发送解码完成信号给直接内存访问模块和哈希模块，并继续读取下一个码流数据段进行解密，同时，直接内存访问模块将解码结果发送至接口模块，配置模块接收解码结果，并配置现场可编程逻辑模块。本发明能够实现数据加载、解密及哈希计算的并行处理，从而提升码流加载效率。
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公开(公告)号：CN118764552A
公开(公告)日：2024-10-11
申请号：CN202410900587.5
申请日：2024-07-05
申请人： 上海安路信息科技股份有限公司
发明人： 仇斌
摘要： 本申请公开了FPGA单元及其对应的用户自定义前导码的处理方法，该处理方法通过控制第一多速率以太网介质访问控制器对包数据插入用户自定义前导码，生成用户自定义前导码以太网包；控制第二多速率以太网介质访问控制器对用户自定义前导码以太网包进行前导码识别，将用户自定义前导码存储在外部存储器中，并将用户自定义前导码以太网包转换为标准前导码以太网包；控制第一多速率以太网介质访问控制器将从标准前导码以太网包中得到的报文，与从外部存储器中获取的自定义前导码进行配对，得到用户自定义前导码报文，并将其发送给系统；与现有技术相比，本申请的技术方案能在FPGA单元上实现用户自定义前导码功能的拓展，提高了器件的灵活性。
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公开(公告)号：CN118689804A
公开(公告)日：2024-09-24
申请号：CN202410724191.X
申请日：2024-06-05
申请人： 上海安路信息科技股份有限公司
摘要： 本发明提供一种基于标准延迟单元的DDR读数据眼图训练系统、方法及介质，包括DDR训练控制模块和IO模块，DDR训练控制模块包括命令生成子模块、延迟控制子模块、读数据判断子模块；IO模块包括门控逻辑子模块、第一延迟子模块、第二延迟子模块和数据采样子模块；命令生成子模块发送写命令和读命令，并生成对应的信号；IO模块用于选通RDQS_T信号，并对RDQS_T信号和RDQ信号进行延迟处理，以及对延迟处理后的RDQ信号进行采样；读数据判断子模块判断RDQ信号是否正确；延迟控制子模块调整RDQS信号和RDQ信号所经过的SDL单元和CDL单元的数量，直至使RDQS信号相对于RDQ信号位置落入目标区间。该方法能够减小延迟单元配置的绝对值，提高系统稳定性。
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公开(公告)号：CN118605835A
公开(公告)日：2024-09-06
申请号：CN202410871997.1
申请日：2024-07-01
申请人： 上海安路信息科技股份有限公司
摘要： 本发明公开了一种基于三商计算的除法运算系统，包括：基于三商计算的除法器或基于二商计算的除法器的其中一个或两个；所述基于三商计算的除法器进行运算时的逻辑级数与待计算被除数的位数相等；所述基于二商计算的除法器进行运算时的逻辑级数为1；其中，对待计算被除数的位数进行判断；若位数除以3的余数为0，则除法运算系统由所述基于三商计算的除法器组成；若位数除以3的余数为1，则除法运算系统由所述基于三商计算的除法器以及两个所述基于二商计算的除法器组成；若位数除以3的余数为2，则除法运算系统由所述基于三商计算的除法器以及一个所述基于二商计算的除法器组成。
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公开(公告)号：CN114611454B
公开(公告)日：2024-09-06
申请号：CN202210283505.8
申请日：2022-03-22
申请人： 上海安路信息科技股份有限公司
IPC分类号： G06F30/394 , G06F30/392 , G06F30/398 , G06F117/10 , G06F119/12
摘要： 本发明提供了一种数字后端绕线方法，包括布局至少一个缓冲单元，将两个端口通过绕线和所述缓冲单元连接，将所述绕线分为了多段，进而减少了一段所述绕线的长度，并且所述绕线的长度越小越好控制，所述缓冲单元的延时也是可控的，因此能够更好的控制总延时。本发明还提供了一种数字后端绕线系统。
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公开(公告)号：CN118519741A
公开(公告)日：2024-08-20
申请号：CN202410648349.X
申请日：2024-05-23
申请人： 上海安路信息科技股份有限公司
摘要： 本申请涉及数据处理技术，公开了一种在硬件中实施的指令排序的方法及系统，该方法包括：确定待排序指令集的数量，必要时对指令集进行补充，以满足后续并行处理的需要；对指令集中每个指令的关键字段进行数据转换，生成便于排序操作的新指令数据；使用排序算法对新指令数据进行排序，得到具有特定次序特征的中间序列；利用硬件电路的并行处理能力，对中间序列进行进一步排序；将排序后的序列进行分组递归处理，直至满足预设的终止条件；输出最终的指令排序结果，并根据需要提取指令的原始字段信息。本发明不仅加快了排序操作的执行速度，还提高了系统的处理效率和灵活性，使其特别适用于高性能计算和实时数据处理领域。
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公开(公告)号：CN113985134B
公开(公告)日：2024-07-19
申请号：CN202111255408.X
申请日：2021-10-27
申请人： 上海安路信息科技股份有限公司
发明人： 张浩
IPC分类号： G01R27/02
摘要： 本发明提供了一种阻抗校准方法，包括调节第二阻抗调节单元的控制参数，以调节第二阻抗调节单元的阻抗，直至比较器单元输出校准完成信号，将第二阻抗调节单元的控制参数作为第二调节控制参数；之后调节第一阻抗调节单元的控制参数，以调节第一阻抗调节单元的阻抗，直至比较器单元输出校准完成信号，将第一阻抗调节单元的控制参数作为第一调节控制参数，将第一调节控制参数和第二调节控制参数调节高速发射电路，从而使得在对高速发射电路的阻抗校准在校准的过程中，分别以第一电阻单元、第二电阻单元、第三电阻单元作为参考，有效消除了校准过程中累积误差的存在，使得校准后的结果更加准确。本发明还提供了实现阻抗校准方法的阻抗校准系统。
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公开(公告)号：CN113904676B
公开(公告)日：2024-06-18
申请号：CN202111188708.0
申请日：2021-10-12
申请人： 上海安路信息科技股份有限公司
发明人： 张浩
IPC分类号： H03K19/0185
摘要： 本发明提供了一种输入缓冲电路，包括热插拔信号处理单元、电平转换单元、最大值获取单元、接收单元、信号迟滞单元和缓冲单元，热插拔信号处理单元使得输入缓冲电路的输入信号和第一热插拔信号发生关联，最大值获取单元将输入缓冲电路的输入信号和输入输出缓冲器电源电压中的最大值作为输入缓冲电路的供电电压，以将输入输出缓冲器电源电压引入到输入缓冲电路中，接收单元用于接收第一控制信号、第二控制信号、第三控制信号、输入缓冲电路的供电电压，使得输入缓冲电路支持热插拔模式，并且能够在正常模式下将输入缓冲电路的供电电压与第二控制信号和第三控制信号发生关联，从而优化了缓冲单元输出的缓冲信号的占空比。
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公开(公告)号：CN112380799B
公开(公告)日：2024-05-31
申请号：CN202011214929.6
申请日：2020-11-03
申请人： 上海安路信息科技股份有限公司
发明人： 邓永国
IPC分类号： G06F30/34
摘要： 本发明公开了一种基于SIOU的微总线型DSP电路架构，包括SIOU微总线和至少一个信号运算单元，SIOU微总线包括串行输入输出单元，至少一个信号运算单元挂接在SIOU微总线上。SIOU微总线的数据输入端用于输入数据信号，至少一个信号运算单元用于对输入的数据信号进行运算，SIOU微总线的数据输出端用于输出运算后的数据信号，SIOU微总线的控制输入端用于输入FPGA芯片传送的控制信号。相较于现有技术，本发明通过采用串行输入输出单元，可以以单列或多列、单行或多行、或行列组合形式在FPGA芯片架构中配置微总线型DSP电路，实现了挂载的信号运算单元功能可选以及信号运算单元数量可灵活挂载，电路结构灵活，适用于精度和速度及功耗要求较高的场景中。
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