存储器件、存储器件的操作方法和包含该存储器件的存储系统

    公开(公告)号:CN114464226A

    公开(公告)日:2022-05-10

    申请号:CN202111259448.1

    申请日:2021-10-27

    IPC分类号: G11C11/406 G11C11/15

    摘要: 提供了一种改进了时钟信号的可靠性的存储器件。该存储器件包括数据模块,该数据模块包括:时钟信号发生器,被配置为从缓冲器接收内部时钟信号,并基于内部时钟信号生成具有不同相位的第一内部时钟信号、第二内部时钟信号、第三内部时钟信号和第四内部时钟信号;以及第一数据信号发生器,被配置为基于第一数据和第一内部时钟信号生成第一数据信号,基于第二数据和第二内部时钟信号生成第二数据信号,基于第三数据和第三内部时钟信号生成第三数据信号,以及基于第四数据和第四内部时钟信号生成第四数据信号。

    存储器接口和半导体存储器设备以及包括其的半导体设备

    公开(公告)号:CN118053465A

    公开(公告)日:2024-05-17

    申请号:CN202311516526.0

    申请日:2023-11-14

    IPC分类号: G11C7/22

    摘要: 一种半导体设备,具有被配置为提供数据选通信号的存储器控制器、以及被配置为接收从存储器控制器提供的数据信号或将数据信号输出到存储器控制器的存储器设备,其中,该存储器设备包括包含多个DQ驱动电路的存储器接口,该存储器接口被配置为基于数据选通信号生成多个相位时钟信号,基于存储器设备的操作频率确定提供给多个DQ驱动电路的相位时钟信号的数量,以及将所确定的数量的相位时钟信号提供给多个DQ驱动电路。

    非易失性存储器装置和设置其兼容性的方法

    公开(公告)号:CN117542394A

    公开(公告)日:2024-02-09

    申请号:CN202310632384.8

    申请日:2023-05-31

    IPC分类号: G11C16/32 G11C16/34 G11C7/22

    摘要: 提供非易失性存储器装置和设置其兼容性的方法。所述非易失性存储器装置可包括:可变采样器,被配置为响应于控制信号,在放大器模式或采样器模式下对数据信号进行处理;选择电路,被配置为响应于控制信号,经由延迟单元将从可变采样器输出的数据信号发送到触发器,或者经由将延迟单元旁路的路径将从可变采样器输出的数据信号发送到触发器;转换器,被配置为对数据选通信号进行放大;时钟分配网络,被配置为响应于控制信号,将由转换器放大的数据选通信号发送到可变采样器,或者将放大后的数据选通信号延迟预定时间并且将放大后的数据选通信号发送到触发器;以及路径控制器,被配置为根据输入/输出模式生成控制信号。

    时钟信号延迟路径单元和包括其的半导体存储器件

    公开(公告)号:CN115775574A

    公开(公告)日:2023-03-10

    申请号:CN202210634067.5

    申请日:2022-06-06

    IPC分类号: G11C7/22

    摘要: 提供一种时钟信号延迟路径单元和包括其的半导体存储器件。时钟信号延迟路径单元包括:第一延迟单元,包括:用于延迟并传输时钟信号的第一路由信号线、用于无信号衰减地传输通过第一路由信号线传输的时钟信号的第一中继器、以及用于延迟并传输从第一中继器输出的时钟信号的第二路由信号线;第二延迟单元,包括被配置为使从第一延迟单元提供的时钟信号反相以生成反相时钟信号的第一反相电路;以及第三延迟单元,包括:用于延迟并传输从第二延迟单元提供的反相时钟信号的第一分支信号线、用于传输通过第一分支信号线传输的反相时钟信号的第二中继器、以及用于延迟并传输从第二中继器输出的反相时钟信号的第二分支信号线。

    半导体装置
    5.
    发明公开
    半导体装置 审中-公开

    公开(公告)号:CN118824319A

    公开(公告)日:2024-10-22

    申请号:CN202410113485.9

    申请日:2024-01-26

    IPC分类号: G11C11/4074

    摘要: 一种半导体装置包括:第一电力节点,所述第一电力节点被配置为供应第一电源电压;上拉电路,所述上拉电路电连接在所述第一电力节点与被配置为输出信号的输出节点之间;以及控制器,所述控制器被配置为将上拉控制代码输出到所述上拉电路。所述上拉电路包括在所述第一电力节点与所述输出节点之间彼此并联电连接的多个单位电路,并且所述多个单位电路包括第一单位电路和第二单位电路。由所述第一单位电路在所述第一电力节点与所述输出节点之间提供的电流路径的数量不同于由所述第二单位电路在所述第一电力节点与所述输出节点之间提供的电流路径的数量。

    包括偏移补偿电路的接收器
    6.
    发明公开

    公开(公告)号:CN116192579A

    公开(公告)日:2023-05-30

    申请号:CN202211499985.8

    申请日:2022-11-28

    IPC分类号: H04L25/06 H04B1/16

    摘要: 一种接收器包括:差分信号生成器,其接收单端信号,并且基于单端信号、参考信号和一对补偿信号来生成具有正信号和负信号的差分信号;一对充电电路,其在时钟信号的逻辑低时段中将第一节点和第二节点充电至电源电平;一对放电电路,其在时钟信号的逻辑高时段中分别根据正信号的电平和负信号的电平对第一节点和第二节点进行放电;比较器,其将第一节点和第二节点的信号电平进行比较,并且输出差分信号的偏移检测信号;以及偏移补偿器,其将各自基于偏移检测信号调整的参考信号和一对补偿信号输出到差分信号生成器。

    偏移检测器电路、接收器和补偿偏移的方法

    公开(公告)号:CN116192174A

    公开(公告)日:2023-05-30

    申请号:CN202211511979.X

    申请日:2022-11-29

    IPC分类号: H04B1/30 H04B1/16 H04L25/06

    摘要: 提供偏移检测器电路、接收器、以及补偿差分信号发生器的偏移的方法。偏移检测器电路包括:数字信号寄存器,其存储基于单端PAM‑N信号生成的数字信号中的在最近的M个信号时段中接收的M个单位数字信号,M是自然数,N是奇数;比较器,其输出基于PAM‑N信号从差分信号发生器生成的差分信号中包括的一对信号的比较信号;比较结果寄存器,其存储比较信号中的与最近的M个信号时段相对应的M个单位比较信号;模式检测器,其在M个单位数字信号与预定信号模式匹配时输出检测信号;以及偏移检查器,其响应于检测信号来检查M个单位比较信号的模式,并且当M个单位比较信号的模式与预定偏移模式匹配时输出偏移检测信号。

    包括有源电感器的运算跨导放大器电路

    公开(公告)号:CN114696762A

    公开(公告)日:2022-07-01

    申请号:CN202111549028.7

    申请日:2021-12-17

    IPC分类号: H03F3/45 G11C7/22

    摘要: 一种放大器电路包括第一单元电路和第二单元电路。第一单元电路可以包括第一电流镜电路和第一输入电路,该第一电流镜电路包括第一有源电感器,该第一有源电感器包括P沟道晶体管,该第一输入电路被配置为基于差分输入信号对来生成第一差分电流和第二差分电流。第二单元电路可以包括第二电流镜电路和第二输入电路,该第二电流镜电路包括第二有源电感器,该第二有源电感器包括P沟道晶体管,该第二输入电路被配置为基于差分输入信号对来生成第三差分电流和第四差分电流。

    数据转换器、存储器装置及其操作方法

    公开(公告)号:CN118280403A

    公开(公告)日:2024-07-02

    申请号:CN202311852704.7

    申请日:2023-12-29

    IPC分类号: G11C7/10 G11C29/02 G11C29/50

    摘要: 提供了数据转换器、存储器装置及其操作方法。该数据转换器包括:自动归零电路,其包括具有第一放大电路和连接到第一放大电路的第一电容器的多个增益电路,第一放大电路执行通过开关将自动归零电路的偏移电压存储在电容器中的开关馈通偏移消除操作;比较器电路,其包括第一输入端子和第二输入端子,比较器电路比较第一输入端子的第一输入端子电压电平与第二输入端子的第二输入端子电压电平;第一开关单元,其连接在自动归零电路和比较器电路之间,第一开关在期间自动归零电路的开关馈通偏移消除操作将自动归零电路与比较器电路断开连接;以及第二开关单元,其连接在第一输入信号线和第二输入信号线之间。

    半导体装置
    10.
    发明公开
    半导体装置 审中-公开

    公开(公告)号:CN116189731A

    公开(公告)日:2023-05-30

    申请号:CN202211481210.8

    申请日:2022-11-24

    IPC分类号: G11C7/10

    摘要: 提供了一种半导体装置,该半导体装置包括:校准码生成器电路,其被配置为根据外部条件的变化生成校准码;第一驱动器电路,其被配置为输出具有通过校准码控制的阻抗值的数据信号;加重控制电路,其被配置为利用数据信号生成加重数据信号,并且根据操作频率改变校准码,以生成加重码;和第二驱动器电路,其被配置为以通过加重码控制的阻抗值输出加重数据信号。