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公开(公告)号：CN106847677A
公开(公告)日：2017-06-13
申请号：CN201611115396.X
申请日：2016-12-07
Applicant: 三星电子株式会社
IPC: H01L21/027 , H01L21/033 , H01L21/768 , H01L23/538
CPC classification number: H01L21/76811 , H01L21/0332 , H01L21/0337 , H01L21/0338 , H01L21/76813 , H01L21/76816 , H01L22/20 , H01L23/522 , H01L23/528 , H01L21/0274 , H01L23/5386
Abstract: 本发明提供了一种形成掩模布局的方法、一种形成布线结构的方法和一种布线结构。所述形成掩模布局的方法包括：形成包括下布线结构图案和伪下布线结构图案的第一掩模的布局。形成与第一掩模重叠并且包括上布线结构图案和伪上布线结构图案的第二掩模的布局。形成包括第一过孔结构图案和第一伪过孔结构图案的第三掩模的布局。形成包括第二过孔结构图案和第二伪过孔结构图案的第四掩模的布局。第二过孔结构图案可与下布线结构图案和上布线结构图案共同地重叠，并且第二伪过孔结构图案可与伪下布线结构图案和伪上布线结构图案共同地重叠。第四掩模可与第三掩模重叠。
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公开(公告)号：CN111146180B
公开(公告)日：2024-08-09
申请号：CN201911074999.3
申请日：2019-11-05
Applicant: 三星电子株式会社
IPC: H01L23/498 , H01L23/538 , H01L21/48 , H01L21/768
Abstract: 提供了集成电路器件及其形成方法。形成集成电路器件的方法可以包括：在衬底上形成第一绝缘层和第一导电层，并在第一绝缘层上选择性地形成第二绝缘层。第一绝缘层可以包括凹部，且第一导电层可以在第一绝缘层的凹部中。第二绝缘层可以包括暴露第一导电层的表面的第一开口。该方法还可以包括：在第二绝缘层和第一导电层上形成第三绝缘层；形成延伸穿过第三绝缘层并暴露第一导电层的第二开口；以及在第二开口中形成第二导电层。
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公开(公告)号：CN100373613C
公开(公告)日：2008-03-05
申请号：CN200510003873.9
申请日：2005-01-19
Applicant: 三星电子株式会社
Inventor： 李钟弦
IPC: H01L23/544 , H01L21/66 , G01R31/00
CPC classification number: G01R31/2884
Abstract: 公开了一种半导体器件的测试图案及利用其的测试方法。半导体器件的测试图案包括位于半导体衬底上的导电图案，并且导电图案包括多个线路区和多个连接区，多个线路区平行排列并间隔一均匀间距，多个连接区用于按锯齿形连接多个线路区。测试图案包括电开关对应连接区的相邻线路区的第一末端的多个晶体管，并且各个晶体管包括源区和漏区，源区电连接相邻线路区之一的一端，漏区电连接相邻线路区中另一个的一端。此外，晶体管选择部分电连接多个晶体管的栅极，用于选择多个晶体管之一或其组合。
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公开(公告)号：CN101241770A
公开(公告)日：2008-08-13
申请号：CN200810003193.0
申请日：2008-01-15
Applicant: 三星电子株式会社
Inventor： 李钟弦
CPC classification number: G01R31/318511 , G01R31/3004 , G11C11/41 , G11C29/006 , G11C29/50 , G11C2029/0403
Abstract: 本申请涉及用于半导体集成电路设备的缺陷分析方法和缺陷分析系统。一种缺陷分析方法，包括在数据库中存储指示缺陷的数据并且在数据库中存储对应的缺陷位的模拟特性。找到第一晶片中的第一缺陷区域，并且测量第一缺陷区域中的缺陷位的模拟特性。比较测得的模拟特性和数据库中存储的模拟特性，以定位引起第一缺陷区域的缺陷。
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公开(公告)号：CN1645609A
公开(公告)日：2005-07-27
申请号：CN200510003873.9
申请日：2005-01-19
Applicant: 三星电子株式会社
Inventor： 李钟弦
IPC: H01L23/544 , H01L21/66 , G01R31/00
CPC classification number: G01R31/2884
Abstract: 公开了一种半导体器件的测试图案及利用其的测试方法。半导体器件的测试图案包括位于半导体衬底上的导电图案，并且导电图案包括多个线路区和多个连接区，多个线路区平行排列并间隔一均匀间距，多个连接区用于按锯齿形连接多个线路区。测试图案包括电开关对应连接区的相邻线路区的第一末端的多个晶体管，并且各个晶体管包括源区和漏区，源区电连接相邻线路区之一的一端，漏区电连接相邻线路区中另一个的一端。此外，晶体管选择部分电连接多个晶体管的栅极，用于选择多个晶体管之一或其组合。
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Patent Agency Ranking
公开(公告)号：CN107039402B
公开(公告)日：2022-01-11
申请号：CN201611062754.5
申请日：2016-11-25
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
Abstract: 一种测试图案包括：第一线图案，设置在第一水平，具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并在第一方向上延伸。测试图案还包括：设置在第二水平并在第一方向上延伸的连接线图案；以及设置在第二水平、从连接线图案分支、具有第二宽度并在垂直于第一方向的第二方向上延伸的多个第二线图案。测试图案还包括多个通路图案，该多个通路图案设置在第三水平、具有第三宽度并形成为至少部分地交叠具有第一线图案的第一宽度和第二线图案的第二宽度的交叉区域。第一焊盘与第一线图案相连。第二焊盘与连接线图案相连。
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公开(公告)号：CN106847677B
公开(公告)日：2021-10-26
申请号：CN201611115396.X
申请日：2016-12-07
Applicant: 三星电子株式会社
IPC: H01L21/027 , H01L21/033 , H01L21/768 , H01L23/538
Abstract: 本发明提供了一种形成掩模布局的方法、一种形成布线结构的方法和一种布线结构。所述形成掩模布局的方法包括：形成包括下布线结构图案和伪下布线结构图案的第一掩模的布局。形成与第一掩模重叠并且包括上布线结构图案和伪上布线结构图案的第二掩模的布局。形成包括第一过孔结构图案和第一伪过孔结构图案的第三掩模的布局。形成包括第二过孔结构图案和第二伪过孔结构图案的第四掩模的布局。第二过孔结构图案可与下布线结构图案和上布线结构图案共同地重叠，并且第二伪过孔结构图案可与伪下布线结构图案和伪上布线结构图案共同地重叠。第四掩模可与第三掩模重叠。
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公开(公告)号：CN107039402A
公开(公告)日：2017-08-11
申请号：CN201611062754.5
申请日：2016-11-25
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
CPC classification number: G06F17/5045 , G06F17/5081 , H01L22/20 , H01L22/34 , H01L23/544 , H01L2223/5442
Abstract: 一种测试图案包括：第一线图案，设置在第一水平，具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并在第一方向上延伸。测试图案还包括：设置在第二水平并在第一方向上延伸的连接线图案；以及设置在第二水平、从连接线图案分支、具有第二宽度并在垂直于第一方向的第二方向上延伸的多个第二线图案。测试图案还包括多个通路图案，该多个通路图案设置在第三水平、具有第三宽度并形成为至少部分地交叠具有第一线图案的第一宽度和第二线图案的第二宽度的交叉区域。第一焊盘与第一线图案相连。第二焊盘与连接线图案相连。
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公开(公告)号：CN111146180A
公开(公告)日：2020-05-12
申请号：CN201911074999.3
申请日：2019-11-05
Applicant: 三星电子株式会社
IPC: H01L23/498 , H01L23/538 , H01L21/48 , H01L21/768
Abstract: 提供了集成电路器件及其形成方法。形成集成电路器件的方法可以包括：在衬底上形成第一绝缘层和第一导电层，并在第一绝缘层上选择性地形成第二绝缘层。第一绝缘层可以包括凹部，且第一导电层可以在第一绝缘层的凹部中。第二绝缘层可以包括暴露第一导电层的表面的第一开口。该方法还可以包括：在第二绝缘层和第一导电层上形成第三绝缘层；形成延伸穿过第三绝缘层并暴露第一导电层的第二开口；以及在第二开口中形成第二导电层。
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公开(公告)号：CN100557797C
公开(公告)日：2009-11-04
申请号：CN200510128845.X
申请日：2005-12-07
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
CPC classification number: G01R31/2884
Abstract: 本发明公开了一种半导体失效分析的分析结构和方法。所述结构包括：多个分析场，设置于半导体器件的预定的区域上；半导体晶体管，设置于每个所述分析场中，所述半导体晶体管设置为阵列；字线，设置于所述多个分析场的每个上，在第一方向将所述半导体晶体管彼此连接；和位线结构，在所述多个分析场的每个上，在第二方向将所述半导体晶体管彼此连接，其中，所述位线结构在所述多个分析场的每个中配置为不同的图案。
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