公开(公告)号：CN107026146B

公开(公告)日：2019-07-19

申请号：CN201610816528.5

申请日：2016-09-12

申请人： 台湾积体电路制造股份有限公司

发明人： 彭士玮 ,  赖志明 ,  陈俊光 ,  陈志良 ,  杨超源 ,  曾健庭 ,  萧锦涛 ,  刘如淦 ,  严永松

IPC分类号： H01L23/528 ,  H01L23/535 ,  H01L21/60

CPC分类号： H01L23/5286 ,  H01L21/76816 ,  H01L21/76892 ,  H01L23/5226 ,  H01L23/528 ,  H01L28/00

摘要： 本发明涉及具有双电源轨结构的集成芯片。在一些实施例中，集成芯片具有第一金属互连层，该第一金属互连层具有在第一方向上延伸的下金属布线。第二金属互连层具有通过第一通孔层耦合至下金属布线并且在下金属布线上方在垂直于第一方向的第二方向上延伸的多个连接销。第三金属互连层具有在下金属布线和连接销上方在第一方向上延伸的上金属布线。上金属布线通过布置在第一通孔层上方的第二通孔层的方式耦合至连接销。将连接销连接至下金属布线和上金属布线减小了连接至连接销的电流密度，从而减小电迁移和/或IR问题。本发明的实施例还涉及集成芯片及其形成方法。

公开(公告)号：CN106298788B

公开(公告)日：2019-07-02

申请号：CN201510325294.X

申请日：2015-06-12

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 张金霜 ,  李绍彬 ,  仇圣棻

IPC分类号： H01L27/11529 ,  H01L27/11531 ,  H01L21/768

CPC分类号： H01L21/76877 ,  H01L21/76816 ,  H01L21/76843 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11531

摘要： 一种存储器结构及其形成方法，包括：提供衬底；在衬底表面形成若干栅极结构，栅极结构两侧分别具有源区沟槽和漏区沟槽，栅极结构包括控制栅层、以及位于控制栅层表面的第一阻挡层；形成第一介质层、第二阻挡层、源区互连线和漏区插塞；之后形成第二介质层，第二介质层内具有若干源线插塞、第二漏区插塞和若干控制栅插塞；之后形成第三介质层，第三介质层内具有若干第一导电层；之后形成第四介质层，第四介质层内具有若干互连结构；之后形成第五介质层，第五介质层内具有第二导电层；之后形成第六介质层，第六介质层内具有若干第三导电层，第三导电层与外围区内的若干控制栅插塞连接。所述存储器结构性能稳定、可靠性提高。

公开(公告)号：CN105990336B

公开(公告)日：2019-06-21

申请号：CN201510055804.6

申请日：2015-02-03

申请人： 台湾积体电路制造股份有限公司

发明人： 杨岱宜 ,  廖御杰 ,  林天禄 ,  包天一

IPC分类号： H01L27/04 ,  H01L21/77

CPC分类号： H01L23/5226 ,  H01L21/76805 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76879 ,  H01L21/76885 ,  H01L21/76897 ,  H01L23/485 ,  H01L23/53228 ,  H01L23/53257 ,  H01L29/41758 ,  H01L29/665 ,  H01L29/7833 ,  H01L29/7848 ,  H01L2924/0002 ,  H01L2924/00

摘要： 本发明提供一种半导体器件结构。该半导体器件结构包括半导体衬底。该半导体器件结构包括位于半导体衬底上方的第一介电层。该半导体器件结构包括嵌入在第一介电层中的第一导线。该半导体器件结构包括位于第一介电层和第一导线上方的第二介电层。该半导体器件结构包括位于第二介电层上方的第二导线。第二介电层位于第一导线和第二导线之间。半导体器件结构包括穿过第二介电层以将第一导线电连接至第二导线的导电柱。导电柱彼此间隔开。本发明涉及半导体器件结构及其形成方法。

公开(公告)号：CN107068610B

公开(公告)日：2019-04-09

申请号：CN201610873993.2

申请日：2016-09-30

申请人： 格罗方德半导体公司 ,  国际商业机器公司

发明人： F·W·莫恩特 ,  S·西迪基 ,  D·M·特里克特 ,  B·C·佩埃萨拉

IPC分类号： H01L21/768

CPC分类号： H01L21/76808 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76811 ,  H01L21/76816 ,  H01L21/76897

摘要： 本发明涉及形成具有减少侧壁渐缩的互连特征，包括形成一材料迭层的方法，其包括具有导电特征位于其中的第一介电层，以及位于该第一介电层上方的第二介电层。在该第二介电层上方形成包括多个间隔开的掩模组件的蚀刻掩模。该掩模组件定义至少一个露出该第二介电层的第一通孔开口。在蚀刻掩模上方形成图案化层。在图案化层中形成第二通孔开口以露出在该蚀刻掩模中的该第一通孔开口。经由该第二通孔开口蚀刻该第二介电层，以定义露出该导电特征的该第二介电层中的第三通孔开口。移除该图案化层及该蚀刻掩模。在该第三通孔开口中形成接触该导电特征的导电通孔。

公开(公告)号：CN109196652A

公开(公告)日：2019-01-11

申请号：CN201680086227.X

申请日：2016-07-02

申请人： 英特尔公司

发明人： W·拉赫马迪 ,  M·V·梅茨 ,  G·杜威 ,  S·T·马 ,  C·S·莫哈帕特拉 ,  S·K·加德纳 ,  J·T·卡瓦列罗斯 ,  A·S·默西 ,  T·加尼

IPC分类号： H01L29/78 ,  H01L29/66

CPC分类号： H01L29/6681 ,  H01L21/0245 ,  H01L21/02546 ,  H01L21/76816 ,  H01L21/823418 ,  H01L21/823431 ,  H01L27/0886 ,  H01L29/41791 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7851

摘要： 一种装置，包括晶体管器件，所述晶体管器件包括主体，所述主体包括在源极区和漏极区之间的沟道区；以及在沟道区中的主体上的栅极叠层，其中，主体的源极区和漏极区中的至少一个包括相对侧壁之间的接触表面，并且接触表面包括轮廓，使得接触表面的高度尺寸在侧壁处大于侧壁之间的点处。一种方法，包括在电路衬底上形成晶体管器件主体，所述晶体管器件主体尺寸在源极区和漏极区之间限定沟道区；在源极区和漏极区中的至少一个中的主体中形成凹槽；以及在沟道区中的主体上形成栅极叠层。

公开(公告)号：CN109148358A

公开(公告)日：2019-01-04

申请号：CN201711024611.X

申请日：2017-10-27

申请人： 台湾积体电路制造股份有限公司

发明人： 吴中文 ,  邱建文 ,  陈建全 ,  张简旭珂

IPC分类号： H01L21/768 ,  H01L23/528

CPC分类号： H01L21/76816 ,  H01L21/76832 ,  H01L21/76843 ,  H01L21/76877 ,  H01L21/76802 ,  H01L23/5283

摘要： 半导体装置结构的制造方法，包括在第一导电结构以及第二导电结构上形成介电层。此方法亦包括沉积共形层于介电层中的第一通孔及第二通孔中。此方法还包括去除第二通孔中的共形层。此介电层仍被第一通孔中的共形层覆盖。此外，此方法包括蚀刻第一通孔中的共形层与介电层直到第一通孔及第二通孔中分别露出第一导电结构与第二导电结构。此方法亦包括形成第三导电结构于第一通孔中且形成第四导电结构于第二通孔中。

公开(公告)号：CN108933173A

公开(公告)日：2018-12-04

申请号：CN201710355400.8

申请日：2017-05-19

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 吴健

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L21/768

CPC分类号： H01L21/7685 ,  H01L21/76816 ,  H01L21/76843 ,  H01L23/5226 ,  H01L29/785

摘要： 本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。该方法包括：提供衬底结构，衬底结构包括衬底、位于衬底上的有源区、位于有源区中的至少一个电极、以及至少覆盖有源区和电极的层间电介质层，刻蚀层间电介质层以形成露出电极的接触孔，在接触孔的底部和侧壁上形成导电粘合层，在导电粘合层上形成填充接触孔的接触件。本发明通过在接触孔底部和侧壁上形成导电粘合层，从而避免有源区电极在接触件形成过程中不会被氧化，由此可有效降低半导体装置的接触阻抗和势垒高度。

公开(公告)号：CN108735755A

公开(公告)日：2018-11-02

申请号：CN201710968649.6

申请日：2017-10-18

申请人： 爱思开海力士有限公司

发明人： 卢侑炫

IPC分类号： H01L27/11556

CPC分类号： H01L21/76816 ,  H01L21/76877 ,  H01L22/12 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/544 ,  H01L27/11531 ,  H01L27/11548 ,  H01L27/11551 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578 ,  H01L2223/54426

摘要： 本文可提供一种制造半导体器件的方法。该方法可包括以下步骤：形成第一堆叠，在第一堆叠中依次限定第一焊盘区域、第二焊盘区域和第一虚拟区域；在第一堆叠上形成第二堆叠；通过对第二堆叠进行构图来形成第一焊盘结构和第一基准图案，第一焊盘结构设置在第一堆叠的第一焊盘区域上并具有阶梯形状，第一基准图案设置在第一堆叠的第一虚拟区域上；在第一堆叠上形成第一焊盘掩模图案，第一焊盘掩模图案覆盖第一焊盘区域和第二焊盘区域，并且通过测量从第一基准图案到第一焊盘掩模图案的距离使第一焊盘掩模图案对齐；以及在使第一焊盘掩模图案缩小的同时，通过对第一堆叠的第二焊盘区域进行构图来形成具有阶梯形状的第二焊盘结构。

公开(公告)号：CN108701649A

公开(公告)日：2018-10-23

申请号：CN201780014885.2

申请日：2017-03-02

申请人： 美光科技公司

发明人： P·泰萨里欧 ,  G·R·沃斯滕霍姆 ,  A·叶

IPC分类号： H01L21/768

CPC分类号： H01L23/5283 ,  H01L21/76816 ,  H01L21/76877 ,  H01L23/5226 ,  H01L27/11517 ,  H01L27/11524 ,  H01L27/11548 ,  H01L27/1157 ,  H01L27/11575

摘要： 导电结构包含：阶梯结构，其沿所述导电结构的长度定位；及至少一个平台，其包括延伸穿过所述导电结构的至少一个通路。所述至少一个平台定位于所述阶梯结构中的第一阶梯结构与所述阶梯结构中的第二阶梯结构之间。装置可包含此类导电结构。系统可包含半导体装置及通过至少一个平台分离的阶梯结构，所述至少一个平台具有形成于所述至少一个平台中的至少一个通路。形成导电结构的方法包含形成穿过定位于阶梯结构之间的平台的至少一个通路。

公开(公告)号：CN108630679A

公开(公告)日：2018-10-09

申请号：CN201810217911.8

申请日：2018-03-16

申请人： 旺宏电子股份有限公司

发明人： 黄郁凯 ,  江圳陵 ,  洪永泰 ,  郑俊民 ,  骆统 ,  杨令武 ,  杨大弘 ,  陈光钊

IPC分类号： H01L27/02 ,  H01L29/06

CPC分类号： H01L27/11582 ,  H01L21/32133 ,  H01L21/768 ,  H01L21/76804 ,  H01L21/76805 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76846 ,  H01L21/76877 ,  H01L23/528 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1157

摘要： 本发明公开了一种集成电路元件及其制造方法，集成电路包括多层叠层以及多个层状导体。多个层状导体在多层叠层中延伸并进入多层叠层下方的导体层中。层状导体具有底部导体层、中间导电衬层以及顶部导体层。底部导体层与基底中的导电层欧姆电性接触。中间导电衬层在底部导体层上方并且衬在对应沟道的部分侧壁上。顶部导体层在中间导电衬层上。