公开(公告)号：CN110649020A

公开(公告)日：2020-01-03

申请号：CN201910283171.2

申请日：2019-04-10

申请人： 三星电子株式会社

发明人： 洪世基 ,  金柱然 ,  金辰昱

IPC分类号： H01L27/088

摘要： 本发明提供了一种半导体器件，所述半导体器件包括：衬底，所述衬底具有第一区域和第二区域；第一栅电极层，所述第一栅电极层位于所述第一区域上，并且包括第一导电层；以及第二栅电极层，所述第二栅电极层位于所述第二区域上，并且包括所述第一导电层、位于所述第一导电层上的第二导电层以及位于所述第二导电层上的阻挡金属层，其中，所述第一栅电极层的上表面位于比所述第二栅电极层的上表面低的水平高度上。

公开(公告)号：CN110034114B

公开(公告)日：2023-11-07

申请号：CN201811285463.1

申请日：2018-10-31

申请人： 三星电子株式会社

发明人： 金柱然 ,  洪世基

IPC分类号： H01L27/088 ,  H10B10/00

摘要： 提供一种半导体装置，所述半导体装置包括：基底，具有第一区域和第二区域；第一沟槽，位于第一区域中；以及第一PMOS晶体管和第二PMOS晶体管，分别位于第一区域和第二区域中。所述第一晶体管包括第一栅极绝缘层、位于第一栅极绝缘层上并与第一栅极绝缘层接触的第一TiN层以及位于第一TiN层上并与第一TiN层接触的第一栅电极。所述第二晶体管包括第二栅极绝缘层、位于第二栅极绝缘层上并与第二栅极绝缘层接触的第二TiN层以及位于第二TiN层上并与第二TiN层接触的第一TiAlC层。第一栅极绝缘层、第一TiN层和第一栅电极位于第一沟槽内。第一栅电极不包括铝。第一晶体管的阈值电压小于第二晶体管的阈值电压。

公开(公告)号：CN109727979A

公开(公告)日：2019-05-07

申请号：CN201811260335.1

申请日：2018-10-26

申请人： 三星电子株式会社

发明人： 洪世基 ,  金柱然 ,  金辰昱 ,  尹泰应 ,  河泰元 ,  徐正埙 ,  尹涩琪

IPC分类号： H01L27/088 ,  H01L29/423

摘要： 一种半导体器件包括：基板，所述基板具有其间具有场绝缘层的第一有源区和第二有源区，所述场绝缘层接触所述第一有源区和所述第二有源区；以及栅电极，所述栅电极在所述基板上并且横贯所述第一有源区、所述第二有源区和所述场绝缘层。所述栅电极包括在所述第一有源区上方的第一部分、在所述第二有源区上方的第二部分和与第一部分和第二部分接触的第三部分。栅电极包括分别在第一部分、第二部分和第三部分中具有第一厚度、第二厚度和第三厚度的上栅电极，其中，第三厚度大于第一厚度并且小于第二厚度。

公开(公告)号：CN109727979B

公开(公告)日：2024-03-29

申请号：CN201811260335.1

申请日：2018-10-26

申请人： 三星电子株式会社

发明人： 洪世基 ,  金柱然 ,  金辰昱 ,  尹泰应 ,  河泰元 ,  徐正埙 ,  尹涩琪

IPC分类号： H01L27/088 ,  H01L29/423

摘要： 一种半导体器件包括：基板，所述基板具有其间具有场绝缘层的第一有源区和第二有源区，所述场绝缘层接触所述第一有源区和所述第二有源区；以及栅电极，所述栅电极在所述基板上并且横贯所述第一有源区、所述第二有源区和所述场绝缘层。所述栅电极包括在所述第一有源区上方的第一部分、在所述第二有源区上方的第二部分和与第一部分和第二部分接触的第三部分。栅电极包括分别在第一部分、第二部分和第三部分中具有第一厚度、第二厚度和第三厚度的上栅电极，其中，第三厚度大于第一厚度并且小于第二厚度。

公开(公告)号：CN110021596B

公开(公告)日：2023-09-29

申请号：CN201811227029.8

申请日：2018-10-22

申请人： 三星电子株式会社

发明人： 金柱然 ,  洪世基

IPC分类号： H01L27/088 ,  H01L29/423 ,  H01L29/51

摘要： 提供了一种半导体器件，该半导体器件包括：基底，包括第一区域和第二区域；以及第一晶体管和第二晶体管，分别形成在第一区域和第二区域中。第一晶体管包括位于基底上的第一栅极绝缘层、位于第一栅极绝缘层上且接触第一栅极绝缘层的第一TiN层以及位于第一TiN层上的第一填充层。第二晶体管包括位于基底上的第二栅极绝缘层、位于第二栅极绝缘层上且接触第二栅极绝缘层的第二TiN层以及位于第二TiN层上的第二填充层。第一晶体管的阈值电压绝对值小于第二晶体管的阈值电压，第二栅极绝缘层不包括镧基材料，第一TiN层的一部分的氧含量大于第二TiN层的氧含量。

公开(公告)号：CN110034114A

公开(公告)日：2019-07-19

申请号：CN201811285463.1

申请日：2018-10-31

申请人： 三星电子株式会社

发明人： 金柱然 ,  洪世基

IPC分类号： H01L27/088 ,  H01L27/11

摘要： 提供一种半导体装置，所述半导体装置包括：基底，具有第一区域和第二区域；第一沟槽，位于第一区域中；以及第一PMOS晶体管和第二PMOS晶体管，分别位于第一区域和第二区域中。所述第一晶体管包括第一栅极绝缘层、位于第一栅极绝缘层上并与第一栅极绝缘层接触的第一TiN层以及位于第一TiN层上并与第一TiN层接触的第一栅电极。所述第二晶体管包括第二栅极绝缘层、位于第二栅极绝缘层上并与第二栅极绝缘层接触的第二TiN层以及位于第二TiN层上并与第二TiN层接触的第一TiAlC层。第一栅极绝缘层、第一TiN层和第一栅电极位于第一沟槽内。第一栅电极不包括铝。第一晶体管的阈值电压小于第二晶体管的阈值电压。

公开(公告)号：CN115223934A

公开(公告)日：2022-10-21

申请号：CN202210016194.9

申请日：2022-01-07

申请人： 三星电子株式会社

发明人： 徐明秀 ,  姜尚廷 ,  金柱然 ,  尹智 ,  洪世基

IPC分类号： H01L21/8234 ,  H01L27/088

摘要： 一种半导体器件包括：有源图案，均从衬底突出并且沿与衬底的上表面基本上平行的第一方向延伸；隔离图案，设置在衬底上并且覆盖每个有源图案的下侧壁；栅极结构，在有源图案和隔离图案上沿第二方向延伸，其中，第二方向与衬底的上表面基本上平行并且与第一方向交叉；以及分离图案，设置在隔离图案上，其中，分离图案接触栅极结构的在第二方向上的端部。栅极结构包括顺序地堆叠的栅极绝缘图案、栅极阻挡物和栅电极。栅极绝缘图案和栅极阻挡物不形成在分离图案的侧壁上，并且栅电极接触分离图案的侧壁。栅极绝缘图案、栅极阻挡物和栅电极顺序地堆叠在隔离图案的与分离图案的侧壁相邻的部分的上表面上，并且栅极绝缘图案接触隔离图案的部分的上表面。

公开(公告)号：CN115116953A

公开(公告)日：2022-09-27

申请号：CN202210059362.2

申请日：2022-01-19

申请人： 三星电子株式会社

发明人： 金柱然 ,  李炯宗 ,  尹智 ,  洪世基

IPC分类号： H01L21/8238 ,  H01L27/092

摘要： 一种半导体器件包括在衬底上的第一有源图案。第一有源图案包括一对第一源极/漏极图案和在该对第一源极/漏极图案之间的第一沟道图案。栅电极设置在第一沟道图案上，第一栅极间隔物设置在栅电极的侧表面上。第一栅极间隔物包括第一间隔物和第二间隔物。第一间隔物的顶表面低于第二间隔物的顶表面。第一阻挡图案设置在第一间隔物上，栅极接触连接到栅电极。第一阻挡图案插置在栅极接触和第二间隔物之间。

公开(公告)号：CN110649020B

公开(公告)日：2024-05-03

申请号：CN201910283171.2

申请日：2019-04-10

申请人： 三星电子株式会社

发明人： 洪世基 ,  金柱然 ,  金辰昱

IPC分类号： H01L27/088

摘要： 本发明提供了一种半导体器件，所述半导体器件包括：衬底，所述衬底具有第一区域和第二区域；第一栅电极层，所述第一栅电极层位于所述第一区域上，并且包括第一导电层；以及第二栅电极层，所述第二栅电极层位于所述第二区域上，并且包括所述第一导电层、位于所述第一导电层上的第二导电层以及位于所述第二导电层上的阻挡金属层，其中，所述第一栅电极层的上表面位于比所述第二栅电极层的上表面低的水平高度上。

公开(公告)号：CN110010603B

公开(公告)日：2023-04-25

申请号：CN201811532040.5

申请日：2018-12-14

申请人： 三星电子株式会社

发明人： 河泰元 ,  金柱然 ,  李相旻 ,  洪文善 ,  洪世基

IPC分类号： H01L27/088

摘要： 本发明公开了一种半导体器件及其制造方法，该半导体器件包括：衬底，具有有源区；以及在衬底的有源区上的第一晶体管至第三晶体管，第一晶体管至第三晶体管中的每个包括在衬底上的电介质层、在电介质层上的金属层以及在电介质层和金属层之间的阻挡层。第一晶体管和第二晶体管中的每个还包括在电介质层和阻挡层之间的功函数层。其中第三晶体管的阻挡层与第三晶体管的电介质层接触，以及其中第二晶体管的阈值电压大于第一晶体管的阈值电压并且小于第三晶体管的阈值电压。