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公开(公告)号：CN111785688A
公开(公告)日：2020-10-16
申请号：CN202010589566.8
申请日：2017-06-19
申请人： 三星电子株式会社
IPC分类号： H01L21/8238 , H01L27/092 , H01L27/11 , H01L21/8244
摘要： 本公开提供了制造集成电路器件的方法。一种制造集成电路器件的方法包括：在基板的第一区域中形成第一鳍型有源区以及在所述基板的第二区域中形成第二鳍型有源区；在所述基板上形成间隔物层，所述间隔物层覆盖所述第一鳍型有源区和所述第二鳍型有源区；以及蚀刻所述间隔物层、所述第一鳍型有源区和所述第二鳍型有源区以同时形成所述第一鳍型有源区上的第一凹陷、所述第二鳍型有源区上的第二凹陷以及第一鳍绝缘间隔物，所述第一鳍绝缘间隔物是所述间隔物层的第一剩余部分，该第一剩余部分覆盖所述第一凹陷下面的所述第一鳍型有源区的侧壁。
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公开(公告)号：CN102163619A
公开(公告)日：2011-08-24
申请号：CN201010624531.X
申请日：2010-12-31
申请人： 三星电子株式会社
发明人： 郑镛国
IPC分类号： H01L29/78 , H01L29/06 , H01L27/092 , H01L21/336
CPC分类号： H01L21/823807 , H01L21/28255 , H01L29/1054 , H01L29/517 , H01L29/665 , H01L29/66651
摘要： 本发明公开了一种晶体管及其制造方法。所述晶体管包括形成在单晶硅基板的一部分上的硅锗沟道层。硅锗沟道层包括在其内部或上表面部分的Si-H键和/或Ge-H键。PMOS晶体管设置在硅锗沟道层上。氮化硅层设置在单晶硅基板、硅锗沟道层和PMOS晶体管的表面部分上，以施加拉应力。该MOS晶体管表现出良好的操作特性。
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公开(公告)号：CN100388488C
公开(公告)日：2008-05-14
申请号：CN200510092232.5
申请日：2005-07-06
申请人： 三星电子株式会社
CPC分类号： H01L28/65 , H01L21/31641 , H01L21/31645 , H01L21/31691 , H01L27/0805 , H01L28/56
摘要： 在具有混合电介质层的半导体集成电路器件及其制造方法中，混合电介质层包含按顺序堆迭的下电介质层、中间电介质层和上电介质层。下电介质层包含铪(Hf)或锆(Zr)。上电介质层也包含Hf或Zr。中间电介质层由具有比下电介质层的低的依赖于电压的电容变化的材料层形成。
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公开(公告)号：CN107527910A
公开(公告)日：2017-12-29
申请号：CN201710462835.2
申请日：2017-06-19
申请人： 三星电子株式会社
IPC分类号： H01L27/092 , H01L21/8238 , H01L27/11 , H01L21/8244
摘要： 本公开提供了集成电路器件及其制造方法。一种集成电路器件包括：第一鳍型有源区，在基板的第一区域中，第一鳍型有源区具有第一凹陷，该第一凹陷填充有第一源极/漏极区；第一器件隔离层，覆盖第一鳍型有源区的两个下部侧壁；第二鳍型有源区，在基板的第二区域中，第二鳍型有源区具有第二凹陷，该第二凹陷填充有第二源极/漏极区；第二器件隔离层，覆盖第二鳍型有源区的两个下部侧壁；以及鳍绝缘间隔物，在第一器件隔离层上，鳍绝缘间隔物覆盖第一源极/漏极区下面的第一鳍型有源区的侧壁。
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公开(公告)号：CN1741271A
公开(公告)日：2006-03-01
申请号：CN200510092232.5
申请日：2005-07-06
申请人： 三星电子株式会社
CPC分类号： H01L28/65 , H01L21/31641 , H01L21/31645 , H01L21/31691 , H01L27/0805 , H01L28/56
摘要： 在具有混合电介质层的半导体集成电路器件及其制造方法中，混合电介质层包含按顺序堆迭的下电介质层、中间电介质层和上电介质层。下电介质层包含铪(Hf)或锆(Zr)。上电介质层也包含Hf或Zr。中间电介质层由具有比下电介质层的低的依赖于电压的电容变化的材料层形成。
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公开(公告)号：CN107527910B
公开(公告)日：2020-07-03
申请号：CN201710462835.2
申请日：2017-06-19
申请人： 三星电子株式会社
IPC分类号： H01L27/092 , H01L21/8238 , H01L27/11 , H01L21/8244
摘要： 本公开提供了集成电路器件及其制造方法。一种集成电路器件包括：第一鳍型有源区，在基板的第一区域中，第一鳍型有源区具有第一凹陷，该第一凹陷填充有第一源极/漏极区；第一器件隔离层，覆盖第一鳍型有源区的两个下部侧壁；第二鳍型有源区，在基板的第二区域中，第二鳍型有源区具有第二凹陷，该第二凹陷填充有第二源极/漏极区；第二器件隔离层，覆盖第二鳍型有源区的两个下部侧壁；以及鳍绝缘间隔物，在第一器件隔离层上，鳍绝缘间隔物覆盖第一源极/漏极区下面的第一鳍型有源区的侧壁。
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公开(公告)号：CN1913123A
公开(公告)日：2007-02-14
申请号：CN200610151568.9
申请日：2006-08-09
申请人： 三星电子株式会社
IPC分类号： H01L21/762 , H01L21/316
CPC分类号： H01L21/76224 , C23C16/045 , H01L21/02164 , H01L21/02274 , H01L21/02304 , H01L21/31608 , H01L21/31612
摘要： 本发明的制造半导体器件的沟槽隔离结构的方法中，在不产生缺陷情况下获得极好的间隙填充属性。在一方面，该方法包括：加载其中形成沟槽的衬底到高密度等离子体(HDP)化学气相沉积装置内；第一次加热衬底；施加第一偏置功率到装置以在沟槽的侧壁和底表面上形成HDP氧化衬里，在HDP氧化衬里形成后在沟槽内仍有一个间隙；去除第一偏置功率的施加并第二次加热衬底；施加比第一偏置功率大的功率水平的第二偏置功率到衬底以形成HDP氧化膜来填充沟槽内的间隙；从装置上卸载衬底。
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公开(公告)号：CN1598981A
公开(公告)日：2005-03-23
申请号：CN200410082530.1
申请日：2004-09-20
申请人： 三星电子株式会社
CPC分类号： H01L28/40 , H01L21/31637 , H01L21/31645
摘要： 提供一种具有至少3层高－k介电层的模拟电容器和制造它的方法。该模拟电容器包含下电极、上电极、置于下电极与上电极之间的至少3层高－k介电层。该至少3层高－k介电层包含接触下电极的底介电层、接触上电极的顶介电层和置于底介电层与顶介电层之间的中介电层。而且，各底介电层和顶介电层是，与中介电层相比，VCC的二次系数的绝对值相对低的高－k介电层，中介电层是，与底介电层和顶介电层相比，漏电流相对低的高－k介电层。因此，由于使用至少3层高－k介电层，可以使模拟电容器的VCC特性和漏电流特性最佳。
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公开(公告)号：CN111785688B
公开(公告)日：2023-12-08
申请号：CN202010589566.8
申请日：2017-06-19
申请人： 三星电子株式会社
IPC分类号： H01L21/8238 , H01L27/092 , H10B10/00
摘要： 本公开提供了制造集成电路器件的方法。一种制造集成电路器件的方法包括：在基板的第一区域中形成第一鳍型有源区以及在所述基板的第二区域中形成第二鳍型有源区；在所述基板上形成间隔物层，所述间隔物层覆盖所述第一鳍型有源区和所述第二鳍型有源区；以及蚀刻所述间隔物层、所述第一鳍型有源区和所述第二鳍型有源区以同时形成所述第一鳍型有源区上的第一凹陷、所述第二鳍型有源区上的第二凹陷以及第一鳍绝缘间隔物，所述第一鳍绝缘间隔物是所述间隔物层的第一剩余部分，该第一剩余部分覆盖所述第一凹陷下面的所述第一鳍型有源区的侧壁。
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