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公开(公告)号：CN1959847A
公开(公告)日：2007-05-09
申请号：CN200610144770.9
申请日：2006-09-08
申请人： 三星电子株式会社
CPC分类号： G11C13/0038 , G11C13/0004 , G11C13/004 , G11C13/0069 , G11C2013/009 , G11C2213/72
摘要： 一种相变随机存取存储器设备包括含有多个相变存储器单元的存储器阵列，每个相变存储器单元都包括相变材料和二极管，多个将位线连接到相应数据线的列选择晶体管，所述位线被连接到相变存储器单元，以及将数据线连接到读出放大器单元的控制节点。在写操作模式时，通过提升第一电压获得的控制电压被分别施加到控制节点以及列选择晶体管的栅极，地电压被施加到所选择的一个相变存储器单元的字线。在待机模式时，连接到存储器阵列的相变存储器单元的字线和位线被维持在同一电压。
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公开(公告)号：CN1838321B
公开(公告)日：2012-06-13
申请号：CN200610071461.3
申请日：2006-03-24
申请人： 三星电子株式会社
IPC分类号： G11C11/56 , G11C11/4193 , G11C16/02 , G11C16/06
CPC分类号： G11C11/5678 , G11C13/0004
摘要： 本发明涉及具有增强的位线和/或字线驱动能力的非易失性存储器设备。本发明公开了一种包括具有增强的位线和/或字线驱动能力的相变随机存取存储器(PRAM)设备，其在编程和读取操作期间支持高位线和/或字线回转速率。该相变随机存取存储器(PRAM)设备包括多个行和列的PRAM存储器单元以及至少一个电耦合到一列PRAM存储器单元的局部位线。第一和第二位线选择电路被提供来提高可以使用位线信号来存取和驱动至少一条局部位线的速率。这些第一和第二位线选择电路被配置成在从该列中的所选一个PRAM存储器单元读取数据的操作期间将至少一条局部位线的第一和第二末端电连接到总位线。
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公开(公告)号：CN101140806A
公开(公告)日：2008-03-12
申请号：CN200710149020.5
申请日：2007-09-04
申请人： 三星电子株式会社
IPC分类号： G11C16/10
CPC分类号： G11C13/0069 , G11C13/0004 , G11C13/0064
摘要： 在非易失性存储设备中，通过在编程操作的第一编程间隔期间，在从多个非易失性存储单元中所选择的多个选择存储单元之中的第一组中编程具有第一逻辑状态的数据，随后在第一编程间隔之后的编程操作的第二编程间隔期间，在所选择的存储单元之中的第二组中编程具有不同于第一逻辑状态的第二逻辑状态的数据，在多个非易失性存储单元上执行编程操作。
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公开(公告)号：CN1040056C
公开(公告)日：1998-09-30
申请号：CN93119655.8
申请日：1993-10-29
申请人： 三星电子株式会社
IPC分类号： H03K19/00
CPC分类号： H03K19/0948 , H03K19/00384
摘要： 本发明的输入缓冲器包括一个使用一上拉晶体管和一下拉晶体管以缓冲输入信号的缓冲装置和一个连接在用于缓冲装置中的上拉晶体管与下拉晶体管之间用于接收启动信号以防止输出高电平电压因电源电压变动而起伏的补偿器。因此能够防止由电源电压变动所引起的高逻辑电平输出电压的起伏。
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公开(公告)号：CN102496387B
公开(公告)日：2015-02-04
申请号：CN201110423365.1
申请日：2007-09-04
申请人： 三星电子株式会社
IPC分类号： G11C16/10
CPC分类号： G11C13/0069 , G11C13/0004 , G11C13/0064
摘要： 在非易失性存储设备中，通过在编程操作的第一编程间隔期间，在从多个非易失性存储单元中所选择的多个选择存储单元之中的第一组中编程具有第一逻辑状态的数据，随后在第一编程间隔之后的编程操作的第二编程间隔期间，在所选择的存储单元之中的第二组中编程具有不同于第一逻辑状态的第二逻辑状态的数据，在多个非易失性存储单元上执行编程操作。
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公开(公告)号：CN1811988A
公开(公告)日：2006-08-02
申请号：CN200610005029.4
申请日：2006-01-18
申请人： 三星电子株式会社
IPC分类号： G11C11/4197 , G11C11/409 , G11C11/56 , G11C16/02
CPC分类号： G11C13/0004 , G11C11/5678 , G11C13/004 , G11C13/0069 , G11C2013/009 , G11C2213/72
摘要： 提供了一种在数据写入操作期间偏置存储单元阵列的方法和一种半导体存储器件。该半导体存储器件包括：存储单元阵列，其包括多个存储单元，其中，存储单元的第一端连接到多条第一线中的对应第一线，且存储单元的第二端连接到多条第二线中的对应第二线；以及偏置电路，用于将选择的第二线偏置到第一电压，并且将未被选择的第二线偏置到第二电压。
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公开(公告)号：CN1697082A
公开(公告)日：2005-11-16
申请号：CN200510071683.0
申请日：2005-03-07
申请人： 三星电子株式会社
CPC分类号： G11C13/0069 , G11C13/0004 , G11C2013/0078 , G11C2013/0088 , G11C2013/0092
摘要： 一种编程相变型存储器阵列的方法和一种相变型存储器件的电路，所述阵列和存储器件都具有多个相变型存储单元，该方法和器件可以使其中所有的相变型存储单元被改变或者设置为置位电阻状态，并且可以减少将该相变型存储器阵列改变为置位电阻状态所需的时间。在这个方法中，可以将具有第一到第n等级的置位电流脉冲施加于该阵列的单元以将这些单元改变为置位电阻状态。按任何等级的施加于相变型存储单元的置位电流脉冲的最小电流电平可以高于该阵列的单元的基准电流电平。置位电流脉冲的指定电流电平可以按顺序逐个等级减小。
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公开(公告)号：CN1664953A
公开(公告)日：2005-09-07
申请号：CN200510006246.0
申请日：2005-02-02
申请人： 三星电子株式会社
CPC分类号： G11C13/0069 , G11C13/0004 , G11C13/0023 , G11C2013/0078 , G11C2013/0092
摘要： 相变单元存储器件包括数个相变存储单元、地址电路、写驱动器和写驱动器控制电路。相变存储单元的每一个都包括可在非晶态和晶态之间可编程的一块材料。地址电路选择至少一个存储单元，写驱动器生成将地址电路选择的存储单元编程(program)为非晶态的复位脉冲电流，以及将地址电路选择的存储单元编程为晶态的置位脉冲电流。写驱动器控制电路根据写驱动器和地址电路选择的存储单元之间的负载，改变复位脉冲电流和置位脉冲电流中的至少一个的脉冲宽度和脉冲计数中的至少一个。
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公开(公告)号：CN101140806B
公开(公告)日：2012-11-21
申请号：CN200710149020.5
申请日：2007-09-04
申请人： 三星电子株式会社
IPC分类号： G11C16/10
CPC分类号： G11C13/0069 , G11C13/0004 , G11C13/0064
摘要： 在非易失性存储设备中，通过在编程操作的第一编程间隔期间，在从多个非易失性存储单元中所选择的多个选择存储单元之中的第一组中编程具有第一逻辑状态的数据，随后在第一编程间隔之后的编程操作的第二编程间隔期间，在所选择的存储单元之中的第二组中编程具有不同于第一逻辑状态的第二逻辑状态的数据，在多个非易失性存储单元上执行编程操作。
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公开(公告)号：CN1811988B
公开(公告)日：2012-05-30
申请号：CN200610005029.4
申请日：2006-01-18
申请人： 三星电子株式会社
IPC分类号： G11C11/4197 , G11C11/409 , G11C11/56 , G11C16/02
CPC分类号： G11C13/0004 , G11C11/5678 , G11C13/004 , G11C13/0069 , G11C2013/009 , G11C2213/72
摘要： 提供了一种在数据写入操作期间偏置存储单元阵列的方法和一种半导体存储器件。该半导体存储器件包括：存储单元阵列，其包括多个存储单元，其中，存储单元的第一端连接到多条第一线中的对应第一线，且存储单元的第二端连接到多条第二线中的对应第二线；以及偏置电路，用于将选择的第二线偏置到第一电压，并且将未被选择的第二线偏置到第二电压。
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