公开(公告)号：CN109148585B

公开(公告)日：2021-08-24

申请号：CN201810920140.9

申请日：2018-08-14

申请人： 上海华虹宏力半导体制造有限公司

发明人： 范让萱 ,  缪进征

IPC分类号： H01L29/78 ,  H01L29/423 ,  H01L21/336

摘要： 本发明公开了一种沟槽MOSFET，沟槽MOSFET由多个器件单元结构组成，沟槽栅的沟槽采用硬质掩膜层定义，在沟槽刻蚀之后通过对硬质掩膜层进行横向刻蚀能实现对沟槽之间的穿过源区的第一接触孔的自对准定义，第一接触孔的自对准定义是通过在沟槽中填充多晶硅之后进行以多晶硅栅为掩膜的硬质掩膜层和栅氧化层的刻蚀、以栅氧化层为掩膜的硅刻蚀和以栅氧化层为掩膜的自对准金属硅化物的形成来实现。本发明还公开了一种沟槽MOSFET的制造方法。本发明能在沟槽栅之间自对准定义出穿过源区的接触孔，能缩小器件的尺寸，增加沟道密度并降低导通电阻。

公开(公告)号：CN109119477A

公开(公告)日：2019-01-01

申请号：CN201810984537.4

申请日：2018-08-28

申请人： 上海华虹宏力半导体制造有限公司

发明人： 石磊 ,  缪进征 ,  范让萱

IPC分类号： H01L29/78 ,  H01L29/423 ,  H01L21/336

摘要： 本发明公开了一种沟槽栅MOSFET，在半导体衬底中形成有多个穿过阱区的沟槽；沟槽的宽度由第一开口定义，第一开口由硬质掩膜层光刻刻蚀形成；在沟槽中填充有由多晶硅组成的多晶硅栅；在多晶硅栅顶部的第一开口中填充有第一介质层，在第一介质层的自对准定义下第一开口之间的硬质掩膜层被去除并形成第二开口；在第二开口的内侧面自对准形成有第一内侧墙，第一内侧墙将第二开口缩小为第三开口；第三开口底部还穿过源区并延伸到阱区中，在第三开口中填充有金属层从而在源区顶部自对准形成源接触孔。本发明公开了一种沟槽栅MOSFET的制造方法。本发明使器件各单元结构之间的步进尺寸缩小，从而提高沟槽栅MOSFET的集成度。

公开(公告)号：CN106057676A

公开(公告)日：2016-10-26

申请号：CN201610374766.5

申请日：2016-05-31

申请人： 上海华虹宏力半导体制造有限公司

发明人： 范让萱 ,  缪进征

IPC分类号： H01L21/336 ,  H01L21/28 ,  H01L29/423 ,  H01L29/78

CPC分类号： H01L29/66666 ,  H01L29/42364 ,  H01L29/7827

摘要： 本发明公开了一种沟槽MOSFET，多晶硅栅的顶部表面和定义沟槽的硬质掩模层顶部表面相平且在硬质掩模层去除后形成多晶硅栅顶部凸出结构；第一介质层淀积和回刻后在电流流动区的多晶硅栅的顶部凸出部分的两侧形成第一介质层侧墙，栅极引起区的多晶硅栅顶部的第一介质层被去除；以第一介质层回刻后的图形为自对准条件进行硅回刻并在硅回刻区域填充有金属硅化物接触层；各多晶硅栅通过顶部金属硅化物接触层形成互连能降低栅极电阻，源区和多晶硅栅的金属硅化物接触层之间通过侧墙自对准隔离结构能够降低栅源漏电，金属硅化物接触层的形成区域由第一介质层自对准定义，能够减小沟槽的步进。本发明还公开了一种沟槽MOSFET的制造方法。

公开(公告)号：CN106024894A

公开(公告)日：2016-10-12

申请号：CN201610374736.4

申请日：2016-05-31

申请人： 上海华虹宏力半导体制造有限公司

发明人： 柯行飞 ,  缪进征

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/423

摘要： 本发明公开了一种沟槽栅功率MOSFET，导通区中包括：表面形成有外延层的半导体衬底，由阱区组成的沟道区，漂移区由沟道区底部的外延层组成；在漂移区中形成有由外延层围成呈封闭式结构的第一沟槽，在第一沟槽中填充有多晶硅埋层，在多晶硅埋层和第一沟槽的侧面、底部和顶部的外延层之间隔离有隔离介质层；导通区中的各第一沟槽和各第一沟槽之间的外延层呈交替排列的结构，在器件反向偏置时各多晶硅埋层对外延层进行横向耗尽从而降低沟道区和漂移区的PN结的电场斜率，提高器件的反向击穿耐压并降低导通电阻。本发明还公开了一种沟槽栅功率MOSFET的制造方法。本发明能大幅度提高击穿电压并同时降低导通电阻。

公开(公告)号：CN105513971A

公开(公告)日：2016-04-20

申请号：CN201510992525.2

申请日：2015-12-25

申请人： 上海华虹宏力半导体制造有限公司

发明人： 缪进征 ,  颜树范

IPC分类号： H01L21/336 ,  H01L29/06

CPC分类号： H01L29/66666 ,  H01L29/0649

摘要： 本发明公开了一种具有屏蔽栅的沟槽栅功率器件的制造方法，包括如下步骤：在半导体衬底表面形成硬质掩模层并光刻刻蚀定义出栅极形成区域；对栅极形成区域的半导体衬底进行第一次各向异性刻蚀形成沟槽，进行第二次各向同性刻蚀将沟槽的宽度扩大到大于硬质掩模层所定义的开口宽度；形成栅介质层和多晶硅栅；对多晶硅栅进行回刻；以硬质掩模层为掩模对沟槽底部的半导体衬底进行第三次各向异性刻蚀形成深沟槽；在深沟槽的侧面和底部表面以及多晶硅栅的侧面同时形成第一氧化层；进行源多晶硅生长。本发明能形成侧壁多晶硅结构的多晶硅栅，能提高栅源隔离氧化层的厚度、减少栅源漏电。

公开(公告)号：CN107331706A

公开(公告)日：2017-11-07

申请号：CN201710388218.2

申请日：2017-05-27

申请人： 上海华虹宏力半导体制造有限公司

发明人： 范让萱 ,  缪进征

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/423

CPC分类号： H01L29/7813 ,  H01L29/0634 ,  H01L29/4236 ,  H01L29/66734

摘要： 本发明公开了一种沟槽栅超结器件，包括：超结结构的第二导电类型柱由填充于形成于第一导电类型外延层中的超结沟槽中的第二导电类型外延层组成；沟槽栅的栅极沟槽为通过对超结沟槽顶部的第二导电类型外延层进行回刻形成，使得栅极沟槽和超结沟槽呈自对准结构，沟槽栅和第二导电类型柱呈自对准结构，从而消除沟槽栅对超结结构的步进的影响。本发明还公开了一种沟槽栅超结器件的制造方法。本发明能缩小超结结构的步进尺寸，能节省一层栅极沟槽对应的光罩，从而能降低成本，能降低器件的正向导通电阻。

公开(公告)号：CN105679815A

公开(公告)日：2016-06-15

申请号：CN201610025475.5

申请日：2016-01-15

申请人： 上海华虹宏力半导体制造有限公司

发明人： 蒋章 ,  刘须电 ,  缪进征

IPC分类号： H01L29/739 ,  H01L29/40

CPC分类号： H01L29/7393 ,  H01L29/404

摘要： 本发明公开了一种IGBT器件的终端结构，包含有硅衬底中的多个浮空的场环，以及场氧、场板；所述的场环为离子注入形成，场环与衬底互为相对的导电类型以形成PN结；多重的场环形成多个封闭的环形或跑道型；所述场氧覆盖在场环之间的硅衬底上，所述的场板覆盖在场环及场环之间的场氧之上，所述的场环的掺杂浓度为1E15～1E17/CM3；场环之间的间距是调整到使中间区域的场环的柱面结电场高于其他场环的柱面结电场。

公开(公告)号：CN105551964A

公开(公告)日：2016-05-04

申请号：CN201510992756.3

申请日：2015-12-25

申请人： 上海华虹宏力半导体制造有限公司

发明人： 范让萱 ,  缪进征

IPC分类号： H01L21/336 ,  H01L29/423

CPC分类号： H01L29/66734 ,  H01L29/42372

摘要： 本发明公开了一种具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，包括步骤：在半导体衬底中进行阱区和源区的注入并退火推进；形成硬质掩模层并进行光刻刻蚀工艺定义出栅极形成区域；进行第一次各向异性刻蚀形成沟槽，进行第二次各向同性刻蚀将沟槽的宽度和深度增加；形成栅介质层和栅极金属层；对栅极金属层进行回刻；对沟槽底部的半导体衬底进行各向异性刻蚀形成深沟槽；在深沟槽的内部表面以及栅极金属层侧面同时形成氧化层；进行源屏蔽金属层生长。本发明能降低栅极电阻、减少RC延迟以拓展器件在高频电路中的应用，能减少热过程工艺步骤、缩短产品制造周期、能减小栅漏电容，能提高栅源隔离氧化层的厚度、减少栅源漏电。

公开(公告)号：CN102623340B

公开(公告)日：2014-12-10

申请号：CN201110027939.3

申请日：2011-01-26

申请人： 上海华虹宏力半导体制造有限公司

发明人： 丛茂杰 ,  缪进征 ,  金勤海

IPC分类号： H01L21/336

摘要： 本发明公开了一种沟槽型双层栅MOS器件的制备方法，包括如下步骤：在第一层多晶硅淀积之后，将所有沟槽内的第一层多晶硅回刻至预定深度，形成第一层多晶硅栅；在第一层多晶硅栅形成之后，淀积介质层填充沟槽，之后利用光刻工艺使光刻胶覆盖住预设进行金属连接的第一层多晶硅栅位置上，接着刻蚀暴露出来的介质层在沟槽中形成双层栅之间的中间介质层；在接触孔制备过程中，刻蚀介质层至预设进行金属连接的第一层多晶硅栅。采用本发明的方法，简化了制备流程，从而降低了生产成本。

公开(公告)号：CN102104018B

公开(公告)日：2014-02-26

申请号：CN200910201961.8

申请日：2009-12-18

申请人： 上海华虹宏力半导体制造有限公司

发明人： 金勤海 ,  李陆萍 ,  缪进征

IPC分类号： H01L21/768 ,  H01L21/329

摘要： 本发明公开了一种降低接触孔内形成的肖特基接触漏电的方法，其为在刻蚀层间膜和P型导电区域形成接触孔之后，在接触孔内壁依次淀积钛层、氮化钛层、铝硅铜层、钛层和氮化钛层作为阻挡层。采用本发明的方法，实现了同等现有工艺的低正向导通电压，但比现有肖特基接触反向漏电降低一个数量级。