公开(公告)号：CN118588543A

公开(公告)日：2024-09-03

申请号：CN202410600501.7

申请日：2024-05-15

申请人： 上海华虹宏力半导体制造有限公司

发明人： 颜树范

IPC分类号： H01L21/28 ,  H01L29/423 ,  H01L21/306 ,  H01L21/308 ,  H01L21/324

摘要： 本发明公开了一种渐变厚度氧化层的工艺方法，对半导体衬底形成第1段沟槽；在第1段沟槽的内壁形成第1阻挡层；继续对第1段沟槽的底部刻蚀形成第2段沟槽；在所述的第2段沟槽的内壁形成第2阻挡层；循环进行沟槽刻蚀及阻挡层形成步骤直至形成完整沟槽；刻蚀去除最底下第N段沟槽的阻挡层，再进行热氧化工艺在第N段沟槽的内壁及底部形成热氧化层；再刻蚀去除第N‑1段沟槽的侧壁阻挡层，热氧化工艺在所述的第N‑1段沟槽的内壁形成热氧化层；继续循环上述的刻蚀及热氧化工艺步骤，对第N‑2、N‑3、……段沟槽的侧壁阻挡层进行逐级的刻蚀以及热氧化工艺，直至沟槽开口处的所述第1段沟槽的侧壁也形成氧化层，最终形成越靠下氧化层越厚的渐变厚度氧化层。

公开(公告)号：CN118571761A

公开(公告)日：2024-08-30

申请号：CN202410852760.9

申请日：2024-06-28

申请人： 上海华虹宏力半导体制造有限公司

发明人： 颜树范

IPC分类号： H01L21/336 ,  H01L29/78

摘要： 本发明公开了一种屏蔽栅MOSFET的工艺方法，在对屏蔽栅与栅极之间的隔离介质层进行刻蚀之前，先对所述的隔离介质层进行带角度的非晶化注入工艺。通过在对沟槽内壁的隔离介质层先进行带角度的非晶化离子注入使沟槽侧壁的隔离介质层产生特定形貌的非晶化，非晶化的隔离介质层和未非晶化的隔离介质层在湿法刻蚀工艺中具有不同的刻蚀速率，非晶化的隔离介质层在湿法刻蚀工艺中具有更快的刻蚀速率，使得刻蚀之后的隔离介质层顶面与沟槽侧壁之间具有远大于90度的钝角，后续形成栅氧化层时能在该区域形成具有更厚的栅介质层，改善该区域栅源反向漏电的问题。

公开(公告)号：CN118538612A

公开(公告)日：2024-08-23

申请号：CN202410852752.4

申请日：2024-06-28

申请人： 上海华虹宏力半导体制造有限公司

发明人： 颜树范

IPC分类号： H01L21/336 ,  H01L29/78

摘要： 本发明提供一种提升栅源可靠性的屏蔽栅MOSFET制造方法，提供衬底，在衬底上形成外延层，在外延上形成栅极沟槽，栅极沟槽的底部形成有第一介质层以及位于第一介质层中的第一栅极多晶硅层，第一介质层和第一栅极多晶硅层上形成有隔离介质层；氧化栅极凹槽侧壁处的外延层形成第二介质层，第二介质层自下而上的底端处为厚度递增的结构；在外延层和栅极凹槽的表面形成第三介质层；在栅极凹槽的底端处形成位于第三介质层上的第四介质层；去除外侧层以及栅极凹槽侧壁处的第三介质层，使得第三介质层保留在隔离介质层上。本发明能够保证第二栅多晶硅接触的底部偏薄的栅氧(第二介质层)处填充充实，增强器件可靠性。

公开(公告)号：CN118448441A

公开(公告)日：2024-08-06

申请号：CN202410528014.4

申请日：2024-04-29

申请人： 上海华虹宏力半导体制造有限公司

发明人： 颜树范 ,  姚亮 ,  吴长明 ,  刘须电 ,  邵向荣 ,  朱熹

IPC分类号： H01L29/417 ,  H01L29/423 ,  H01L29/06 ,  H01L29/78 ,  H01L21/336

摘要： 本发明提供了一种MOSFET器件及形成方法，包括：在靠近衬底正面的衬底内形成多个间隔的屏蔽栅沟槽；在每个屏蔽栅沟槽的底部形成介质层；在屏蔽栅沟槽的侧壁分别形成第一栅氧化层和第二栅氧化层，第一栅氧化层和第二栅氧化层之间露出部分介质层的表面；在屏蔽栅沟槽内形成第一栅多晶硅和第二栅多晶硅，第一栅多晶硅和第二栅多晶硅之间露出部分介质层的表面，其中，相邻两个屏蔽栅沟槽内的第一栅多晶硅和第二栅多晶硅沿着两个屏蔽栅沟槽的中心线对称设置；在第一栅多晶硅和第二栅多晶硅之间形成隔离层；在相邻两个第二栅多晶硅之间的衬底内形成漏端，漏端靠近衬底正面；在位于与漏端相对的屏蔽栅沟槽的一侧形成阱区和源端，阱区靠近衬底的表面，源端位于阱区内，并且靠近阱区的表面；将所有第一栅多晶硅连接并接出作为栅极，将所有第二栅多晶硅和所有源端连接并接出作为源极，将所有漏端连接并接出作为漏极。本发明将作为源极的第二栅多晶硅设置在作为栅极的第一栅多晶硅和作为漏极的漏端之间，从而降低了栅极和漏极之间的电容。

公开(公告)号：CN116779684A

公开(公告)日：2023-09-19

申请号：CN202310944126.3

申请日：2023-07-28

申请人： 上海华虹宏力半导体制造有限公司

发明人： 颜树范

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336

摘要： 本发明提供一种半导体结构及其形成方法，通过形成屏蔽栅和超级势垒部分，所述屏蔽栅位于所述沟槽的底部且所述屏蔽栅的顶面低于所述外延层的顶面，所述超级势垒部分位于沟槽的侧边且与所述外延层的顶面齐平，所述超级势垒部分与所述屏蔽栅连通并位于所述屏蔽栅上方；且通过所述超级势垒部分与所述源区短接形成超级势垒管；超级势垒管提供关断时耐压，形成快速恢复的屏蔽栅器件。关断过程中，电流通过超级势垒管形成的通路释放，形成快速恢复的效果。

公开(公告)号：CN111403292A

公开(公告)日：2020-07-10

申请号：CN202010342072.X

申请日：2020-04-27

申请人： 上海华虹宏力半导体制造有限公司

发明人： 颜树范

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/423

摘要： 本发明涉及自对准接触孔屏蔽栅功率MOSFET器件的制造方法，在衬底表面形成阱区，并在衬底中形成沟槽，在沟槽底部和侧面形成屏蔽栅介质层，第一多晶硅填充屏蔽栅介质层间的间隙，形成覆盖在第一多晶硅和屏蔽栅介质层上方的第三介质层，在沟槽中裸露的硅表面形成第二栅介质层，形成填充沟槽中间隙的第二多晶硅，第一介质层水平方向回刻注入以形成源区，形成第四介质层，形成底部暴露出第二多晶硅的第一接触孔，底部暴露出位于沟槽一侧的第一介质层的第二接触孔，去除暴露出的第一介质层，在第二接触孔的底部形成接触区，进行第四介质层水平方向回刻，形成扩大的第一接触孔和扩大的第二接触孔，形成金属接触而形成源极和栅极，使器件可靠性高、尺寸小。

公开(公告)号：CN107068763A

公开(公告)日：2017-08-18

申请号：CN201710205960.5

申请日：2017-03-31

申请人： 上海华虹宏力半导体制造有限公司

发明人： 颜树范

IPC分类号： H01L29/78 ,  H01L29/423 ,  H01L21/336

摘要： 本发明公开了一种屏蔽栅沟槽功率器件，栅极结构的多晶硅栅形成于深沟槽顶部侧面，两侧的多晶硅栅之间形成有第二介质层且该第二介质层深入到多晶硅栅的底部，源极多晶硅形成于第二介质层的底部并会和多晶硅栅的底部部分侧面交叠，在源极多晶硅和深沟槽的侧面和底部表面之间隔离有底部介质层。源极多晶硅和多晶硅栅之间的隔离主要由第二介质层实现，能减少源极多晶硅和多晶硅栅之间的寄生电容。本发明还公开了一种屏蔽栅沟槽功率器件的制造方法。本发明能降低器件的栅源寄生电容，改善器件的输入电容并提高器件的性能。

公开(公告)号：CN105931969A

公开(公告)日：2016-09-07

申请号：CN201610374737.9

申请日：2016-05-31

申请人： 上海华虹宏力半导体制造有限公司

发明人： 颜树范

IPC分类号： H01L21/336 ,  H01L21/765 ,  H01L21/3205 ,  H01L29/40

CPC分类号： H01L21/3205 ,  H01L21/765 ,  H01L29/401 ,  H01L29/6659

摘要： 本发明公开了一种终端结构的制造方法，包括步骤：在半导体衬底中形成沟槽；形成第一绝缘层将沟槽完全填充；淀积第二硬质掩模层；对第二硬质掩模层进行光刻刻蚀形成第一开口；以第二硬质掩模层为掩模对第一开口底部的第一绝缘层进行第一次各向异性刻蚀形成第二凹槽；对第二硬质掩模层进行横向刻蚀使第一开口的宽度扩大；以第二硬质掩模层为掩模对第一开口底部的第一绝缘层进行第二次各向异性刻蚀使第二凹槽在纵向和横向扩大并呈阶梯结构；依次重复步骤六和步骤七并最后形成屏蔽介质层；去除第二硬质掩模层，在第二凹槽中填充电极材料层。本发明能形成厚度渐变的屏蔽介质层，能够终端结构的电场强度分布均匀并提高击穿电压，且工艺简单、成本低。

公开(公告)号：CN103137473B

公开(公告)日：2016-02-10

申请号：CN201110394424.7

申请日：2011-12-02

申请人： 上海华虹宏力半导体制造有限公司

发明人： 张朝阳 ,  李江华 ,  房宝青 ,  颜树范

IPC分类号： H01L21/331 ,  H01L21/265

摘要： 本发明公开了一种以具有外延层的衬底制造场终止型IGBT器件的方法，包括：第1步，选择具有外延层的硅衬底；在外延层的正面制造IGBT器件的正面结构，直至淀积正面金属作为发射极。第2步，将硅衬底从背面减薄，在该硅衬底的背面以离子注入工艺形成p型重掺杂集电区，然后在p型重掺杂集电区的背面淀积金属作为集电极。本发明以具有外延层的衬底制造IGBT器件的方法，无需进行厚度在70μm以下的极薄片的生产工艺，从而有效减少薄片工艺的碎片几率，并节约了购买新机台设备的巨大成本。

公开(公告)号：CN104282689A

公开(公告)日：2015-01-14

申请号：CN201310280489.8

申请日：2013-07-05

申请人： 上海华虹宏力半导体制造有限公司

发明人： 颜树范 ,  刘须电

IPC分类号： H01L27/06 ,  H01L29/10 ,  H01L29/739 ,  H01L29/423 ,  H01L21/822 ,  H01L21/28

摘要： 本发明公开了一种嵌入FRD的IGBT器件，形成于N型硅衬底上并由多个IGBT元胞和多个FRD元胞交替排列形成；各FRD元胞区域位于局部场氧层底部，IGBT元胞区域为局部场氧层之间区域。各FRD元胞区域的P型区由形成于局部场氧层底部的第一P+区组成；各IGBT元胞区域的沟槽栅一侧和局部场氧层接触且该侧不形成沟道，另一侧位于硅衬底中并用于形成沟道。本发明沟槽栅的单边结构能够器件工作时通过第一P+区会向N型硅衬底中注入空穴，从而能够增加对漂移区的空穴注入，减少导通压降。本发明中各FRD元胞区域位置直接位于局部场氧层的底部，并不需要额外占用芯片面积，所以本发明能够节省芯片尺寸。本发明还公开了一种嵌入FRD的IGBT器件的制造方法。