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公开(公告)号：CN111766850B
公开(公告)日：2021-06-29
申请号：CN202010638767.2
申请日：2020-07-03
Applicant: 上海航天计算机技术研究所 , 中国西安卫星测控中心
IPC: G05B23/02
Abstract: 本发明公开了一种自动化测试航天测控设备数据的方法，包括以下基本步骤：步骤一，建立航天测控设备功能模块的标识、激励数据、输出数据、校验方法、激励启动时间、间隔和时序规则的合集；步骤二，建立航天测控设备参数的数据库；步骤三，根据航天测控设备参数生成测试激励数据库；步骤四，读取待测试功能模块的激励数据和时序规则，按时序规则给航天测控设备自动发送激励数据，监视航天测控设备的输出数据(监视数据)；步骤五，读取待测试功能模块的输出数据(读取数据)，通过功能模块的校验方法和时序规则比对读取数据和监视数据；步骤六，根据选择的待测试功能列表，待测试功能项周期性重复步骤四和五，完成已选择模块的测试。
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公开(公告)号：CN111708695A
公开(公告)日：2020-09-25
申请号：CN202010539950.7
申请日：2020-06-12
Applicant: 上海航天计算机技术研究所
IPC: G06F11/36
Abstract: 本发明提供了一种基于AT697的cache抗单粒子翻转效果验证方法，该方法包括：在星载软件中设置基于高速缓冲存储器的抗单粒子翻转加固策略；通过CCR寄存器分别向数据高速缓冲存储器注入单粒子翻转一位错；通过高速缓冲存储器的单粒子翻转一位错注入模块、指令高速缓冲存储器的单粒子翻转一位错注入模块注入单粒子故障；比较具有高速缓冲存储器抗单粒子翻转加固设计的星载软件和没有高速缓冲存储器抗单粒子翻转加固设计的星载软件的遥测数据，得到高速缓冲存储器的故障纠错性能验证结果。本发明验证了抗单粒子翻转加固设计的有效性，提升AT697上的cache模块的可靠性。
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公开(公告)号：CN108762970A
公开(公告)日：2018-11-06
申请号：CN201810602293.9
申请日：2018-06-12
Applicant: 上海航天计算机技术研究所
CPC classification number: G06F11/0757 , G06F11/1666 , G06F15/17
Abstract: 本发明公开了一种高可靠星载计算机程序存储设备，包括CPU、FPGA、PROM、EEPROM、SRAM和看门狗电路；FPGA衔接CPU和各个存储器，用于匹配各个存储器的控制时序；PROM用于存储监控程序和安全程序；EEPROM用于存储系统应用程序；计算机运行时，程序从EEPROM搬场到SRAM中，并驻留在SRAM中运行；EEPROM存储采用三模冗余的方式，对每一份数据存储在独立的三个EEPROM中；看门狗电路用于对EEPROM的复位控制。本发明采用PROM、EEPROM、SRAM三种存储器，充分发挥三种存储器的自身特点，采用FPGA技术进行有效管理，实现星载计算机高可靠的程序存储。
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公开(公告)号：CN111241764A
公开(公告)日：2020-06-05
申请号：CN202010000764.6
申请日：2020-01-02
Applicant: 上海航天计算机技术研究所
IPC: G06F30/3312 , G06C3/00
Abstract: 本发明提供了一种以处理器为核心的电路时序测量方法和装置，该方法包括：确定以处理器为核心的电路访存关系，列出连接器件的输入输出管脚表；根据管脚表，确定信号传输链路径测量点；对路径测量点进行分析，得到信号特性列表；获得各个器件与时序相关的端点信号数据；将端点信号数据与器件手册数据比对，得到时序分析结果。本发明可以在不完全测试的情况下，将信号因传输链路造成的变性引入测量中，将测量和分析结果相结合，获得最接近于完全测量的信号，可以用于分析电路的时序是否满足器件手册的时序关系，适用于无法直接在器件管脚测量全部电路信号特性的情况。
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公开(公告)号：CN111400211B
公开(公告)日：2022-08-12
申请号：CN202010267176.9
申请日：2020-04-07
Applicant: 上海航天计算机技术研究所
IPC: G06F13/24 , G06F11/30 , G06F9/4401
Abstract: 本发明提供了一种基于PCIe总线的通信方法及系统，应用在包含主控CPU、从设备FPGA、状态监控高可靠反熔丝FPGA、可控的主控CPU供电DC_DC模块，以及从设备FPGA启动程序存储芯片的通信系统中，方法包括：启动状态监控高可靠反熔丝FPGA、主控CPU，并建立从设备FPGA与主控CPU之间的PCIe连接；通过状态监控高可靠反熔丝FPGA对主控CPU和从设备FPGA之间的通信状态进行监控。从而通过状态监控高可靠反熔丝FPGA对整个PCIe总线通信系统状态监控、控制PCIe子设备与主设备的供电时序及系统重载，实现整个通信系统可靠性提升，并使系统具备故障恢复能力。
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Patent Agency Ranking
公开(公告)号：CN111241764B
公开(公告)日：2022-09-13
申请号：CN202010000764.6
申请日：2020-01-02
Applicant: 上海航天计算机技术研究所
IPC: G06F30/3312 , G06C3/00
Abstract: 本发明提供了一种以处理器为核心的电路时序测量方法和装置，该方法包括：确定以处理器为核心的电路访存关系，列出连接器件的输入输出管脚表；根据管脚表，确定信号传输链路径测量点；对路径测量点进行分析，得到信号特性列表；获得各个器件与时序相关的端点信号数据；将端点信号数据与器件手册数据比对，得到时序分析结果。本发明可以在不完全测试的情况下，将信号因传输链路造成的变性引入测量中，将测量和分析结果相结合，获得最接近于完全测量的信号，可以用于分析电路的时序是否满足器件手册的时序关系，适用于无法直接在器件管脚测量全部电路信号特性的情况。
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公开(公告)号：CN111651144B
公开(公告)日：2022-07-01
申请号：CN202010509753.0
申请日：2020-06-05
Applicant: 上海航天计算机技术研究所
IPC: G06F8/20
Abstract: 本发明公开了一种基于实时操作系统的星载驱动框架设计方法，其包括以下步骤：步骤一，针对星载外部设备进行分类；步骤二，针对每种设备的驱动定义用户级的设备结构体；步骤三，定义星载外部设备的操作接口；步骤四，将用户定义的接口与操作系统定义的结构体指针相关联；步骤五，将驱动编写编译成单独的模块，以.ko结尾，与内核实现分离；步骤六，嵌入式操作系统启动注册设备驱动，应用程序启动注册具体设备；步骤七，在操作系统之上，增加一层中间件层，统一管理设备，对外提供统一的硬件调用接口；步骤八，周期性监控每种外部设备。本发明能够将外部设备驱动模块与内核分离出来，实现解耦合，具有极大的可扩展性和便捷性。
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公开(公告)号：CN111766850A
公开(公告)日：2020-10-13
申请号：CN202010638767.2
申请日：2020-07-03
Applicant: 上海航天计算机技术研究所 , 中国西安卫星测控中心
IPC: G05B23/02
Abstract: 本发明公开了一种自动化测试航天测控设备数据的方法，包括以下基本步骤：步骤一，建立航天测控设备功能模块的标识、激励数据、输出数据、校验方法、激励启动时间、间隔和时序规则的合集；步骤二，建立航天测控设备参数的数据库；步骤三，根据航天测控设备参数生成测试激励数据库；步骤四，读取待测试功能模块的激励数据和时序规则，按时序规则给航天测控设备自动发送激励数据，监视航天测控设备的输出数据(监视数据)；步骤五，读取待测试功能模块的输出数据(读取数据)，通过功能模块的校验方法和时序规则比对读取数据和监视数据；步骤六，根据选择的待测试功能列表，待测试功能项周期性重复步骤四和五，完成已选择模块的测试。
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公开(公告)号：CN111651144A
公开(公告)日：2020-09-11
申请号：CN202010509753.0
申请日：2020-06-05
Applicant: 上海航天计算机技术研究所
IPC: G06F8/20
Abstract: 本发明公开了一种基于实时操作系统的星载驱动框架设计方法，其包括以下步骤：步骤一，针对星载外部设备进行分类；步骤二，针对每种设备的驱动定义用户级的设备结构体；步骤三，定义星载外部设备的操作接口；步骤四，将用户定义的接口与操作系统定义的结构体指针相关联；步骤五，将驱动编写编译成单独的模块，以.ko结尾，与内核实现分离；步骤六，嵌入式操作系统启动注册设备驱动，应用程序启动注册具体设备；步骤七，在操作系统之上，增加一层中间件层，统一管理设备，对外提供统一的硬件调用接口；步骤八，周期性监控每种外部设备。本发明能够将外部设备驱动模块与内核分离出来，实现解耦合，具有极大的可扩展性和便捷性。
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公开(公告)号：CN111400211A
公开(公告)日：2020-07-10
申请号：CN202010267176.9
申请日：2020-04-07
Applicant: 上海航天计算机技术研究所
IPC: G06F13/24 , G06F11/30 , G06F9/4401
Abstract: 本发明提供了一种基于PCIe总线的通信方法及系统，应用在包含主控CPU、从设备FPGA、状态监控高可靠反熔丝FPGA、可控的主控CPU供电DC_DC模块，以及从设备FPGA启动程序存储芯片的通信系统中，方法包括：启动状态监控高可靠反熔丝FPGA、主控CPU，并建立从设备FPGA与主控CPU之间的PCIe连接；通过状态监控高可靠反熔丝FPGA对主控CPU和从设备FPGA之间的通信状态进行监控。从而通过状态监控高可靠反熔丝FPGA对整个PCIe总线通信系统状态监控、控制PCIe子设备与主设备的供电时序及系统重载，实现整个通信系统可靠性提升，并使系统具备故障恢复能力。
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