一种宇航密封集成电路早期筛查与风险预示方法及装置

    公开(公告)号:CN112541321B

    公开(公告)日:2024-05-31

    申请号:CN202011507458.8

    申请日:2020-12-18

    IPC分类号: G06F30/398 G06F119/02

    摘要: 本发明实施例公开了一种宇航密封集成电路早期筛查与风险预示方法及装置。所述方法包括:确定宇航密封集成电路的背景信息,依据背景信息对宇航密封集成电路进行物理解剖成多个单元;对解剖后的多个单元进行性能分析;确定宇航密封集成电路的最小独立要素;对各最小独立要素进行分析,并确定第一分析结果;将至少两个最小独立要素进行组合后分析,确定第二分析结果;基于宇航密封集成电路的应用环境,依据第一分析结果和第二分析结果确定宇航密封集成电路的风险等级。本发明能有效规避早期设计问题,在结构可靠性基因层面为器件把好关,可在早期预示现有试验方法无法暴露的问题,提高器件的自身固有可靠性。

    一种热超声金丝键合工艺FMEA过程质量分析和控制方法

    公开(公告)号:CN117855068A

    公开(公告)日:2024-04-09

    申请号:CN202311696366.2

    申请日:2023-12-11

    摘要: 本发明提供了一种热超声金丝键合工艺FMEA过程质量分析和控制方法,包括:根据宇航用器件热超声金丝键合工艺的工艺流程,对键合工艺各工序的功能进行分析;结合键合工艺各工序功能,对宇航用器件热超声金丝键合工艺各工序进行潜在失效模式分析,确定引线键合工艺中的潜在失效模式;对各潜在失效模式进行失效原因和机理分析,得到第一分析结果;对各潜在失效模式进行失效影响和风险分析,得到第二分析结果;根据第一分析结果和第二分析结果,输出FMEA分析结果;根据FMEA分析结果进行关键工艺要素识别和薄弱环节确定,得到工艺要素相应控制等级和关键工艺要素;根据工艺要素控制等级,形成工艺质量控制方法和要求,为产品引线键合过程控制与管理提供依据。

    一种轴向引线二极管芯片无损开封方法

    公开(公告)号:CN114476276A

    公开(公告)日:2022-05-13

    申请号:CN202111642726.1

    申请日:2021-12-29

    IPC分类号: B65B69/00 H01L21/67

    摘要: 本发明公开了一种轴向引线二极管芯片无损开封方法,通过二极管辅助固定夹具将带封装的二极管按照特定方向进行固定,并对带封装的二极管进行磨切,以采用物理方法去除带封装的二极管的特定部位;然后,通过特定的无损开封方法将二极管芯片从封装体中无损取出,可有效避免在取出二极管芯片过程中对芯片造成的任何损伤,并去除芯片表面的金属化,直观的检查硅芯片表面的质量状态和缺陷情况,为DPA、FA等可靠性分析工作中的芯片检查提供技术途径。

    一种宇航用PCBA有效剖面制备及损伤检测方法

    公开(公告)号:CN108318304B

    公开(公告)日:2021-08-10

    申请号:CN201810098852.7

    申请日:2018-01-31

    IPC分类号: G01N1/28 G01N21/956

    摘要: 一种宇航用PCBA有效剖面制备及损伤检测方法,本方法选用一种利于观察分析的显色制样方法包括切割,封片,研磨及抛光四个步骤。基于传统磨抛方法的前提下,结合构成PCBA剖面试样材料硬度差异较大的实际情况,形成有效的剖面研磨抛光流程,获得利于观察焊点缺陷的清晰剖面,通过金像分析、表面处理、扫描电子显微镜观察及能谱分析等方法,明确焊点的实际状态,便于发现已存在缺陷,针对无明显缺陷的试样形成便于观察焊点晶粒状态的表面处理方法,明确可能存在的缺陷隐患。

    一种微光显微镜偏置装置

    公开(公告)号:CN109884515B

    公开(公告)日:2021-07-09

    申请号:CN201910148038.6

    申请日:2019-02-28

    IPC分类号: G01R31/311

    摘要: 本发明一种微光显微镜偏置装置,包括外部电源、上位机、处理器、双通道测试工位、多阵列拨码开关、系统接口和驱动模块;外部电源对被测器件、测试模块和驱动模块供电;上位机发送控制信号给处理器,处理器对控制信号进行处理得到电压信号,之后通过系统接口发送给驱动模块,驱动模块同时对双通道测试工位及多阵列拨码开关进行选通及控制,每个通道均通过拨码开关提供多种偏置电压及测试模式,用于微光显微镜中集成电路缺陷的定位和失效的检查。本发明能够对微光显微镜中的器件提供特定的偏置条件,运行真值表测试文件和按照测试向量对器件进行功能测试,并且能够进行单步执行、固定偏置绑定以及测试程序循环等模式的偏置和测试。

    一种用于宇航用叠层封装器件的破坏性物理分析方法

    公开(公告)号:CN103063855B

    公开(公告)日:2014-11-05

    申请号:CN201210579903.0

    申请日:2012-12-28

    IPC分类号: G01N35/00

    摘要: 一种用于宇航用叠层封装器件的破坏性物理分析方法,包含如下步骤:步骤1,对叠层封装器件的钽屏蔽外壳进行检查,如果叠层封装器件不具有钽屏蔽外壳,进入步骤2;如果叠层封装器件具有钽屏蔽外壳,则对钽屏蔽外壳进行检查;步骤2,对封装在叠层封装器件最外层的具有实现电学连接功能的金导带进行外观检查;步骤3,对叠层封装器件进行X光检查;步骤4,对叠层封装器件的可焊性和耐焊接热检查;步骤5,步骤4抽样剩下的叠层封装器件中,取不少于50%的叠层封装器件进行逐层去除法检查,检查叠层封装器件的内部基片;步骤6,对未进行步骤5检查的叠层封装器件进行剖面检查;步骤7,对叠层封装器进行材料分析。

    一种电子元器件参数测试装置

    公开(公告)号:CN103149468A

    公开(公告)日:2013-06-12

    申请号:CN201210581917.6

    申请日:2012-12-28

    IPC分类号: G01R31/00

    摘要: 本发明公开了一种电子元器件参数测试装置及方法,所述测试装置包括中央处理器,控制单元,电平转换单元,电压、电流检测单元,存储单元和人机交互单元,中央处理器分别与人机交互单元和控制单元连接;控制单元分别与存储单元、电压、电流检测单元和电平转换单元连接;电平转换单元分别与控制单元和被测芯片连接;电压、电流检测单元分别与控制单元和被测芯片连接。本发明的测试装置便携小巧;大大缩短了测试编程的过程;还能分别对每一路进行电路、电压的控制和检测,测试精度满足用户使用要求。

    一种用于宇航用叠层封装器件的破坏性物理分析方法

    公开(公告)号:CN103063855A

    公开(公告)日:2013-04-24

    申请号:CN201210579903.0

    申请日:2012-12-28

    IPC分类号: G01N35/00

    摘要: 一种用于宇航用叠层封装器件的破坏性物理分析方法,包含如下步骤:步骤1,对叠层封装器件的钽屏蔽外壳进行检查,如果叠层封装器件不具有钽屏蔽外壳,进入步骤2;如果叠层封装器件具有钽屏蔽外壳,则对钽屏蔽外壳进行检查;步骤2,对封装在叠层封装器件最外层的具有实现电学连接功能的金导带进行外观检查;步骤3,对叠层封装器件进行X光检查;步骤4,对叠层封装器件的可焊性和耐焊接热检查;步骤5,步骤4抽样剩下的叠层封装器件中,取不少于50%的叠层封装器件进行逐层去除法检查,检查叠层封装器件的内部基片;步骤6,对未进行步骤5检查的叠层封装器件进行剖面检查;步骤7,对叠层封装器进行材料分析。