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公开(公告)号：CN104900631B
公开(公告)日：2018-03-06
申请号：CN201410076994.5
申请日：2014-03-04
IPC分类号： H01L23/58
摘要： 一种半导体结构及其形成方法，其中半导体结构的形成方法包括：提供衬底；在衬底内形成埋层区，埋层区具有导电性能；刻蚀去除部分厚度的衬底，在衬底内形成环形的第一沟槽、第二沟槽以及第三沟槽，第一沟槽和第三沟槽分别位于第二沟槽的两侧，第二沟槽底部为至少暴露出埋层区顶部；形成填充满第一沟槽和第三沟槽的阻挡层；形成填充满第二沟槽的导电层，导电层与埋层区相连接，且导电层的掺杂类型与埋层区的掺杂类型相同；在导电层和埋层区包围的衬底内形成掺杂阱。本发明在提高半导体结构抗噪声能力的同时，阻挡导电层内掺杂离子的扩散，避免掺杂离子过于靠近掺杂阱，从而提高半导体结构的电学性能和可靠性。
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公开(公告)号：CN106486339A
公开(公告)日：2017-03-08
申请号：CN201510532696.7
申请日：2015-08-26
摘要： 本发明提供一种GaN薄膜的制备方法，包括：提供半导体衬底；将所述半导体衬底放入外延腔体中，向所述外延腔体中通入镓源和氮源，在所述半导体衬底的表面外延GaN薄膜，并监控外延过程中薄膜的反射率；当所述GaN薄膜的反射率上升到第一预定值时，停止向所述外延腔体中通入镓源，向所述外延腔体中通入硅烷和氮源，所述硅烷刻蚀所述GaN薄膜；当所述GaN薄膜的反射率下降到第二预定值时，停止向所述外延腔体中通入所述硅烷，向所述外延腔体中通入镓源和氮源，继续在所述半导体衬底上外延GaN薄膜。本发明中，采用硅烷刻蚀GaN薄膜，可以有效减小外延生长GaN薄膜时产生的位错缺陷，减少晶体中的载流子捕获陷阱，提高GaN薄膜的性能。
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公开(公告)号：CN105789303A
公开(公告)日：2016-07-20
申请号：CN201410843611.2
申请日：2014-12-25
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该半导体器件包括半导体衬底、位于半导体衬底内的P阱、并列设置于P阱内的N型漂移区与P型注入区及位于半导体衬底上且位于N型漂移区与P型注入区的上方的栅极结构，还包括位于P阱内且与N型漂移区的靠近P型注入区的一侧相交叠的P型附加区，其中P型附加区的靠近P型注入区的一侧到P型注入区的距离小于N型漂移区的靠近P型注入区的一侧到P型注入区的距离。该半导体器件由于包括P型附加区，因此相对于现有技术具有更高的崩溃电压和稳定性。本发明的半导体器件的制造方法制得的半导体器件同样具有上述优点。本发明的电子装置包括该半导体器件，同样具有上述优点。
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公开(公告)号：CN106328504B
公开(公告)日：2019-01-25
申请号：CN201510373554.0
申请日：2015-06-30
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/265 , H01L29/78
摘要： 一种半导体结构及其形成方法。其中，所述半导体结构的形成方法包括：提供半导体衬底；在所述半导体衬底上形成第一有源区、第二有源区、第三有源区和第四有源区；同时在所述第一有源区和第二有源区形成中压P型阱区；同时在所述第三有源区和第四有源区形成中压N型阱区；在所述第一有源区上形成第一栅极结构，在所述第二有源区上形成第二栅极结构，在所述第三有源区上形成第三栅极结构，在所述第四有源区上形成第四栅极结构；在所述第一栅极结构和第二栅极结构两侧的所述半导体衬底内形成N型重掺杂区；在所述第三栅极结构和第四栅极结构两侧的所述半导体衬底内形成P型重掺杂区。所述形成方法能够简化工艺步骤，提高工艺效率。
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公开(公告)号：CN104347420B
公开(公告)日：2018-06-01
申请号：CN201310341827.4
申请日：2013-08-07
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06
CPC分类号： H01L29/7816 , H01L29/0653 , H01L29/66659 , H01L29/66681 , H01L29/7835
摘要： 一种LDMOS器件及其形成方法，其中所述LDMOS器件，包括：P型衬底，所述P型衬底中具有N型掩埋隔离区；位于P型衬底上的P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域；位于P型外延层的第二区域中的环形沟槽，环形沟槽环绕P型外延层的第一区域，且所述环形沟槽底部暴露出N型掩埋隔离区表面；位于环形沟槽的两侧侧壁表面的隔离层；位于隔离层之间的环形沟槽内的环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触；位于P型外延层的第一区域中的LDMOS晶体管。本发明的LDMOS器件隔离效果好，器件尺寸较小。
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公开(公告)号：CN104576503B
公开(公告)日：2017-10-20
申请号：CN201310522011.1
申请日：2013-10-28
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/762
摘要： 本发明公开了一种制作半导体器件的方法，包括，提供半导体衬底；在所述半导体衬底上依次形成氧化层和氮化物层；图案化所述氮化物层、所述氧化层和所述半导体衬底，以形成深沟槽；氧化所述深沟槽的底部以及侧壁，以形成第一氧化物层；湿法刻蚀去除所述第一氧化物层，以使所述深沟槽的侧壁相对于所述氮化物层的侧壁向内凹陷；再氧化所述深沟槽的底部以及侧壁，以形成第二氧化物层，所述第二氧化物层与所述氮化物层的侧壁齐平；刻蚀去除位于所述深沟槽底部的所述第二氧化物层。根据本发明的制造工艺形成的热氧化侧墙绝缘能力强；深沟槽侧墙的顶端被氮化硅层保护没有损失；深沟槽侧壁的保护层均匀，对后续的填充以避免产生孔洞有很大的帮助。
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公开(公告)号：CN103377916B
公开(公告)日：2016-02-17
申请号：CN201210117405.4
申请日：2012-04-19
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/329
摘要： 本发明提供一种半导体器件的制造方法，包括：提供p+衬底，在所述p+衬底上形成一p-外延层；形成自左向右依次排布的底部位于所述p+衬底中的第一沟槽、第二沟槽和第三沟槽；在所述沟槽中形成隔离氧化物，所述隔离氧化物填满所述第二沟槽和第三沟槽；去除所述第一沟槽底部的隔离氧化物，以仅在其侧壁上形成有隔离氧化物；在所述第一沟槽中依次形成n+埋层和n-阱区；研磨所述硅片，以露出所述p-外延层，所述隔离氧化物将所述p-外延层分割为自左向右依次排布的第一区、第二区和第三区；在所述第二区和第三区中形成n+扩散区；在所述n-阱区中形成p+扩散区。根据本发明，可以保证所述半导体器件的特性满足预设的要求，同时可以缩短工艺周期，节省制造成本。
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公开(公告)号：CN104900631A
公开(公告)日：2015-09-09
申请号：CN201410076994.5
申请日：2014-03-04
IPC分类号： H01L23/58
摘要： 一种半导体结构及其形成方法，其中半导体结构的形成方法包括：提供衬底；在衬底内形成埋层区，埋层区具有导电性能；刻蚀去除部分厚度的衬底，在衬底内形成环形的第一沟槽、第二沟槽以及第三沟槽，第一沟槽和第三沟槽分别位于第二沟槽的两侧，第二沟槽底部为至少暴露出埋层区顶部；形成填充满第一沟槽和第三沟槽的阻挡层；形成填充满第二沟槽的导电层，导电层与埋层区相连接，且导电层的掺杂类型与埋层区的掺杂类型相同；在导电层和埋层区包围的衬底内形成掺杂阱。本发明在提高半导体结构抗噪声能力的同时，阻挡导电层内掺杂离子的扩散，避免掺杂离子过于靠近掺杂阱，从而提高半导体结构的电学性能和可靠性。
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公开(公告)号：CN105845729B
公开(公告)日：2019-04-09
申请号：CN201510021267.3
申请日：2015-01-15
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：S101：提供包括嵌入式离子注入层的半导体衬底，形成暴露出嵌入式离子注入层的第一沟槽和第二沟槽；S102：形成覆盖第一沟槽的侧壁和底部的第一隔离层及覆盖第二沟槽的第二隔离层；S103：刻蚀去除第一隔离层覆盖第一沟槽的底部的部分并继续刻蚀以形成贯穿嵌入式离子注入层的第三沟槽；S104：在第三沟槽内形成介电层以形成包括嵌入式离子注入层、第一隔离层、介电层及第二隔离层的隔离框；S105：在隔离框内形成电子元件。该方法可以在保证隔离效果的同时降低半导体器件的尺寸。该半导体器件同样具有上述优点。该电子装置包括上述的半导体器件，同样具有上述优点。
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公开(公告)号：CN105575812B
公开(公告)日：2018-12-21
申请号：CN201410548682.X
申请日：2014-10-16
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/336 , H01L21/265 , H01L29/78 , H01L29/06
摘要： 本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：S101：提供包括嵌入式离子注入层的半导体衬底，通过刻蚀形成至少两个第一沟槽；S102：形成覆盖第一沟槽的侧壁的第一介电层；S103：形成覆盖第一介电层的侧面与第一沟槽的底壁的掺杂多晶硅层；S104：刻蚀去除掺杂多晶硅层覆盖第一沟槽的底壁的部分并继续刻蚀以形成贯穿嵌入式离子注入层的第二沟槽；S105：在第二沟槽内形成第二介电层以形成包括两个相邻的第二介电层与嵌入式离子注入层的隔离框，在隔离框内形成电子元件。由于该方法制得的器件包括该隔离框，因而可以降低器件的尺寸。该半导体器件同样具有上述优点。该电子装置包括上述的半导体器件，同样具有上述优点。
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