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公开(公告)号：CN117672975A
公开(公告)日：2024-03-08
申请号：CN202211052192.1
申请日：2022-08-30
IPC分类号： H01L21/8238 , H01L27/092
摘要： 本申请提供半导体结构及其形成方法，所述方法包括：基底，所述基底包括器件区和隔离区，所述器件区的基底表面形成有第一金属层，所述隔离区的基底表面形成有下极板；依次位于所述基板、所述第一金属层和所述下极板的表面的第一介质层、第一绝缘层和第二介质层；第二金属层，位于所述器件区的第二介质层表面；依次位于所述第二介质层和所述第二金属层的表面的第三介质层、第二绝缘层、第四介质层和第五介质层；第三金属层和上极板，分别位于所述器件区的第五介质层表面和所述隔离区的第五介质层表面；第六介质层，位于所述第五介质层、所述第三金属层和所述上极板的表面。本申请的半导体结构及其形成方法，可以提高CMOS隔离器的击穿电压。
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公开(公告)号：CN117672973A
公开(公告)日：2024-03-08
申请号：CN202211045390.5
申请日：2022-08-30
IPC分类号： H01L21/8238 , H01L29/06 , H01L23/64 , H01L27/092
摘要： 本申请提供半导体结构及其形成方法，所述结构包括：半导体衬底，所述半导体衬底包括器件区和隔离区，所述器件区的半导体衬底中形成有有源器件，所述隔离区的半导体衬底中形成有隔离结构；层间介质层，位于所述半导体衬底表面；至少一层中空结构，所述至少一层中空结构位于所述隔离区的层间介质层中，所述中空结构包括若干小孔；下极板，位于所述至少一层中空结构上方的层间介质层表面，所述至少一层中空结构在竖直方向的投影完全位于所述下极板在竖直方向的投影内。本申请提供一种半导体结构及其形成方法，可以减小下极板和半导体衬底之间的寄生电容，提高隔离器数据传输的准确性。
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公开(公告)号：CN117199046A
公开(公告)日：2023-12-08
申请号：CN202210618451.6
申请日：2022-06-01
IPC分类号： H01L23/522 , H01L21/56 , H01L23/31 , H01L23/64
摘要： 一种半导体结构其形成方法，结构包括：衬底，所述衬底包括隔离区；位于隔离区上的第一电极板；位于第一电极板上的第一介质结构；位于第一介质结构上的第二电极板，所述第二电极板在衬底上的投影范围与所述第一电极板在衬底上的投影范围部分或全部重合；位于第二电极板侧壁的侧墙结构；位于侧墙结构上和第一介质结构上的钝化层，所述侧墙结构的介电常数大于所述钝化层的介电常数。所述半导体结构的性能得到提升。
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公开(公告)号：CN101930947B
公开(公告)日：2012-03-28
申请号：CN200910053526.5
申请日：2009-06-19
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/8238 , H01L27/092 , H01L23/532
摘要： 本发明提出一种CMOS晶体管及其制作方法。其中CMOS晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻，其中，PMOS有源区形成有PMOS晶体管，NMOS有源区形成有NMOS晶体管；在半导体衬底上形成层间介质层，且层间介质层覆盖PMOS晶体管和NMOS晶体管，所述层间介质层的材料为氮氧化硅。本发明改善多晶硅栅极之间的漏电流，提高半导体器件的电性能。
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公开(公告)号：CN101894802A
公开(公告)日：2010-11-24
申请号：CN200910051850.3
申请日：2009-05-22
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/8247 , H01L27/115 , C23C16/34 , C23C16/40
摘要： 本发明提出一种快闪存储器及其制作方法。其中快闪存储器的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极结构，栅极结构两侧的半导体衬底内形成有源极和漏极，半导体衬底上形成有覆盖栅极结构的层间介质层，其中层间介质层中包含有贯穿层间介质层露出源极或漏极或栅极结构的导电插塞；在导电插塞和部分层间介质层上形成金属连线；在层间介质层和金属连线上形成阻挡层。本发明提高了快闪存储器的编程和擦除速率，进而提高了编程/擦除循环的耐用性，使快闪存储器的寿命延长。
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公开(公告)号：CN101777518A
公开(公告)日：2010-07-14
申请号：CN200910045248.9
申请日：2009-01-13
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/8239 , H01L21/314
摘要： 本发明提供了一种改善栅氧化层整合性参数的方法，包括制作半导体器件，在所述半导体器件表面生长氮氧化硅层和富硅氧化层，在所述富硅氧化层上生长介电层，在所述介电层上制作金属引线，本发明不仅能够保护器件不受后段制程的电离子损伤，还能使存储型器件与电容中的电荷被紫外光顺利擦除。
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公开(公告)号：CN101777489A
公开(公告)日：2010-07-14
申请号：CN200910045247.4
申请日：2009-01-13
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/265 , H01L21/336
摘要： 本发明提供了一种自动控制离子注入制程稳定的方法，包括根据制程要求设定合格区间和安全区间，测量多晶硅栅极线宽，判断所测多晶硅栅极线宽是否被包含在合格区间内；判断测量值是否被包括在所述安全区间内，若被包括，则转入轻掺杂漏极的离子注入，若超出所述安全区间的上限值，则增加离子注入剂量后离子注入，若低于所述安全区间的下限值，则减少离子注入剂量后离子注入；最后进行退火处理，本发明减少了产品电性参数超出规格的几率，使得产品的支撑更加的稳定。
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公开(公告)号：CN118156291A
公开(公告)日：2024-06-07
申请号：CN202211547677.8
申请日：2022-12-05
IPC分类号： H01L29/423 , H01L29/78 , H01L21/336 , H01L21/28
摘要： 一种半导体结构及其形成方法，结构包括：基底，基底中形成有相邻的漂移区和体区；栅极结构，位于基底上并横跨覆盖部分漂移区和部分体区；漏区，位于栅极结构一侧的漂移区内；源区，位于栅极结构另一侧的体区内；栅氧化层，位于栅极结构和基底之间，位于栅极结构下方的栅氧化层的厚度由漏区至源区逐渐减小。本发明有利于降低导通电阻，进而有利于提高半导体结构的性能。
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公开(公告)号：CN116435289A
公开(公告)日：2023-07-14
申请号：CN202111677980.5
申请日：2021-12-31
IPC分类号： H01L23/522 , H01L23/64 , H10N97/00
摘要： 一种半导体结构及其形成方法，方法包括：提供基底层，基底层包括电容区；在电容区中，在基底层的顶部形成第一极板；在基底层的顶部和第一极板的顶部形成绝缘层，绝缘层包括叠层结构的主介电层和电场调节层，电场调节层的介电常数大于主介电层的介电常数，其中，电场调节层位于主介电层和第一极板之间，或者，电场调节层位于主介电层的顶部，或者，电场调节层分别位于主介电层和第一极板之间、以及主介电层的顶部；在电容区的绝缘层的顶部形成第二极板，第二极板位于第一极板的顶部上方，第二极板、第一极板、以及位于第二极板和第一极板之间的绝缘层用于构成电容结构。提高第一极板和第二极板之间抗击穿能力，提高半导体结构的性能。
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